基于時(shí)序優(yōu)先的電路容錯(cuò)混合加固方案

黃正峰 陳 凡 蔣翠云 梁華國(guó)

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基于時(shí)序優(yōu)先的電路容錯(cuò)混合加固方案

黃正峰①陳 凡*②蔣翠云③梁華國(guó)①

①(合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院 合肥 230009)②(合肥工業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院 合肥 230009)③(合肥工業(yè)大學(xué)數(shù)學(xué)學(xué)院 合肥 230009)

為了有效降低容忍軟錯(cuò)誤設(shè)計(jì)的硬件和時(shí)序開(kāi)銷，該文提出一種時(shí)序優(yōu)先的電路容錯(cuò)混合加固方案。該方案使用兩階段加固策略，綜合運(yùn)用觸發(fā)器替換和復(fù)制門法。第1階段，基于時(shí)序優(yōu)先的原則，在電路時(shí)序松弛的路徑上使用高可靠性時(shí)空冗余觸發(fā)器來(lái)加固電路；第2階段，在時(shí)序緊張的路徑使用復(fù)制門法進(jìn)行加固。和傳統(tǒng)方案相比，該方案既有效屏蔽單粒子瞬態(tài)(SET)和單粒子翻轉(zhuǎn)(SEU)，又減少了面積開(kāi)銷。ISCAS’89電路在45 nm工藝下的實(shí)驗(yàn)表明，平均面積開(kāi)銷為36.84%，電路平均軟錯(cuò)誤率降低99%以上。

微電子；軟錯(cuò)誤；時(shí)序裕度；觸發(fā)器替換；復(fù)制門法

1 引言

微電子技術(shù)的不斷發(fā)展，使器件尺寸降低到納米尺度。持續(xù)減少的節(jié)點(diǎn)電容和高速增長(zhǎng)的芯片復(fù)雜度使得集成電路對(duì)環(huán)境越來(lái)越敏感，由高能粒子引起的軟錯(cuò)誤不斷增加。高能粒子轟擊存儲(chǔ)器或觸發(fā)器等時(shí)序邏輯單元時(shí)，將引發(fā)單粒子翻轉(zhuǎn)(Single Event Upset, SEU)，時(shí)序單元的值將發(fā)生翻轉(zhuǎn)，錯(cuò)誤的值將保持到下一個(gè)值寫入；轟擊組合邏輯電路，將發(fā)生單粒子瞬態(tài)(Single Event Transient, SET)，產(chǎn)生毛刺，并且有可能沿組合邏輯通路傳播，如果毛刺恰好被時(shí)序邏輯采樣到，將會(huì)導(dǎo)致集成電路功能錯(cuò)誤。在較早工藝中，組合邏輯由于存在邏輯、電氣和時(shí)鐘窗屏蔽效應(yīng)，軟錯(cuò)誤率較低，關(guān)注更多的是時(shí)序邏輯中的軟錯(cuò)誤。隨著工藝尺寸變小，組合邏輯單元對(duì)軟錯(cuò)誤越來(lái)越敏感。組合邏輯單元的臨界電量越來(lái)越小，粒子轟擊更易造成翻轉(zhuǎn)；流水線深度的加深，削弱了邏輯屏蔽和電氣屏蔽效應(yīng)；電路頻率升高，導(dǎo)致時(shí)鐘窗口變窄，削弱了時(shí)鐘窗屏蔽效應(yīng)。研究指出[1]，微電子器件隨著工藝尺寸越來(lái)越小，軟錯(cuò)誤成為一個(gè)顯著的可靠性問(wèn)題。軟錯(cuò)誤的衡量指標(biāo)由軟錯(cuò)誤發(fā)生的頻率(Soft Error Rate, SER) 來(lái)表征，單位為FIT(Failure In Time)。1FIT表示在109h內(nèi)發(fā)生1次軟錯(cuò)誤，SER通常表征了電路運(yùn)行期間受軟錯(cuò)誤的影響程度。

集成電路軟錯(cuò)誤研究主要有以下方面：(1)硬件和軟件的協(xié)同仿真平臺(tái)的軟錯(cuò)誤分析；(2)軟錯(cuò)誤率檢測(cè)和緩解技術(shù)；(3)電路的加固。國(guó)內(nèi)外針對(duì)電路的加固問(wèn)題，已經(jīng)提出許多加固方案，其中冗余是最常用的方式，按冗余方式分為空間冗余和時(shí)間冗余。針對(duì)時(shí)序邏輯中的SEU，主要是設(shè)計(jì)抗SEU的鎖存器，提出的結(jié)構(gòu)如TMR-latch, SDT-latch, HiPeR-latch[2]以及本研究小組所提出RHBD-latch[3]等。針對(duì)組合邏輯中SET，有基于時(shí)序冗余的方法、復(fù)制門法[4]、電壓調(diào)整法[5]、門尺寸調(diào)整法[6]、輸出鉗位電路法[7]和選擇邏輯節(jié)點(diǎn)法[8]等。文獻(xiàn)[5]利用較高電壓的門不易產(chǎn)生瞬態(tài)脈沖或者產(chǎn)生瞬態(tài)脈沖比較短小，在路徑上更易被電氣屏蔽來(lái)加固電路，該方法不適合在電路級(jí)實(shí)現(xiàn)，操作復(fù)雜。文獻(xiàn)[6]利用門尺寸調(diào)整法，在當(dāng)今主流的納米工藝下，該方法很不適用，晶體管尺寸調(diào)整會(huì)干擾標(biāo)準(zhǔn)單元庫(kù)廣泛采用的工作方式且實(shí)施的復(fù)雜度也越來(lái)越高。文獻(xiàn)[9]借鑒于C單元的原理，將門的晶體管級(jí)結(jié)構(gòu)復(fù)制成兩份，在只有一份出錯(cuò)，另一份正確的情況下，通過(guò)CWSP單元保持上一個(gè)正確的輸出，硬件開(kāi)銷為原來(lái)的兩倍。文獻(xiàn)[10]引入成本感知的方法對(duì)組合邏輯單元進(jìn)行選擇性加固，依據(jù)算法自動(dòng)執(zhí)行可靠性的改進(jìn)和相關(guān)成本之間的權(quán)衡，該方法沒(méi)有考慮電氣屏蔽，不夠精確。文獻(xiàn)[11]提出基于關(guān)鍵路徑的3模冗余表決器插入算法，在不降低電路可靠性的情況下，減少了電路關(guān)鍵路徑延時(shí)，但沒(méi)有完全消除。

針對(duì)軟錯(cuò)誤問(wèn)題，本文提出基于時(shí)序優(yōu)先的電路容錯(cuò)混合加固策略。優(yōu)先使用高可靠性觸發(fā)器，利用時(shí)序冗余的SET防護(hù)原理來(lái)防護(hù)電路中的軟錯(cuò)誤，在面積開(kāi)銷很小的情況下使得可靠性有了很大提高，有效降低了容錯(cuò)代價(jià)。在某些要求高可靠性的應(yīng)用領(lǐng)域，針對(duì)不能利用時(shí)序冗余法在時(shí)序緊張路徑進(jìn)行加固的不足，使用觸發(fā)器替換和復(fù)制門法相結(jié)合的容錯(cuò)加固方案。由于使用了高可靠性容錯(cuò)時(shí)序單元，使得電路能免疫SEU。跟其它加固方案相比，本文方案不引入性能開(kāi)銷，優(yōu)先加固最為關(guān)鍵的時(shí)序單元和組合邏輯節(jié)點(diǎn)，達(dá)到了容錯(cuò)開(kāi)銷和性能的有效折中。

2 觸發(fā)器選擇的加固策略

2.1 選擇性加固

加固分為全加固和選擇性加固，全加固是指對(duì)電路中所有的邏輯單元進(jìn)行加固，但是該策略帶來(lái)了較大的面積、延時(shí)、功耗開(kāi)銷。研究表明[4, 12]，組合邏輯節(jié)點(diǎn)對(duì)于SET的敏感度并不相同。一部分節(jié)點(diǎn)的敏感度很高，屏蔽這些節(jié)點(diǎn)能很大提高電路的可靠性。因此，對(duì)電路有選擇性地部分加固，可以有效地平衡可靠性和容錯(cuò)代價(jià)。

選擇性的部分加固策略需要同時(shí)考慮面積開(kāi)銷、性能開(kāi)銷、SER等諸多設(shè)計(jì)指標(biāo)。加固策略分為面積優(yōu)先的加固策略和速度優(yōu)先的加固策略。

2.2 時(shí)序冗余的觸發(fā)器替換方法

現(xiàn)有大部分加固策略都是基于面積優(yōu)先，沒(méi)有考慮關(guān)鍵路徑延時(shí)，因此提出考慮時(shí)序的觸發(fā)器替換加固方法，利用觸發(fā)器加延時(shí)單元的時(shí)序冗余SET防護(hù)原理來(lái)進(jìn)行容錯(cuò)。在電路所有路徑中找出時(shí)序?qū)捤傻穆窂?，得到這些路徑中的時(shí)序單元集合，加固這些時(shí)序單元集合不會(huì)降低電路性能。對(duì)這些集合中的時(shí)序單元在面積開(kāi)銷限制下，選擇對(duì)電路可靠性影響從大到小的次序進(jìn)行加固。通過(guò)將這些時(shí)序單元替換為容錯(cuò)時(shí)序單元，使其不僅能免疫自身SEU，還能屏蔽組合邏輯中的SET。文獻(xiàn)[2]提出的HiPeR-latch具有良好的抗SEU性能。該結(jié)構(gòu)的內(nèi)部節(jié)點(diǎn)和輸出節(jié)點(diǎn)可以容忍瞬態(tài)故障且與晶體管尺寸無(wú)關(guān)，具有更好的擴(kuò)展性。與目前大多數(shù)文獻(xiàn)中提到的鎖存器相比，該結(jié)構(gòu)對(duì)瞬態(tài)故障表現(xiàn)出更好的魯棒性，同時(shí)更節(jié)省面積和功耗開(kāi)銷。與標(biāo)準(zhǔn)鎖存器相比，延時(shí)時(shí)間更少，對(duì)電路性能影響很小。

本文方案運(yùn)用Synopsys公司的Design Compiler (DC)，將基準(zhǔn)電路的網(wǎng)表文件輸入到DC中，用DC綜合窮舉出基準(zhǔn)電路所有路徑。在這些路徑中，通過(guò)C++統(tǒng)計(jì)出包含對(duì)應(yīng)觸發(fā)器的最大路徑延時(shí)值，記在DT(m)中。用DT(m)表示每條路徑的延時(shí)值，該路徑含觸發(fā)器m(m表示該路徑中的觸發(fā)器名)，從DT(m)找出值最大的，即為關(guān)鍵路徑延時(shí)值，用delay表示。通過(guò)增加延時(shí)單元dt來(lái)屏蔽組合邏輯SET，如式(1)所示。

找出DT(m)中小于等于Slack(m)的觸發(fā)器(SetFF)，通過(guò)精確的軟錯(cuò)誤率計(jì)算工具BFIT[13]及對(duì)該程序的改進(jìn)，對(duì)電路中觸發(fā)器進(jìn)行SER分析，對(duì)這些觸發(fā)器(SetCFF)的軟錯(cuò)誤率從大到小進(jìn)行選擇性替換。

3 觸發(fā)器選擇和復(fù)制門法混合的加固策略

上述方法雖然在電路的性能不降低的情況下，很大提高了電路的容錯(cuò)能力，可是在一些高可靠性應(yīng)用領(lǐng)域，如軍事和航空航天領(lǐng)域、銀行金融領(lǐng)域以及關(guān)于人身安全的微電子器件使用領(lǐng)域，要求器件的可靠性達(dá)到99%以上，這要求更高的軟錯(cuò)誤防護(hù)能力。上述方法由于只選擇時(shí)序冗余的路徑，忽略了時(shí)序敏感路徑，給容錯(cuò)帶來(lái)了限制，為此提出觸發(fā)器選擇替換和復(fù)制門法結(jié)合的加固策略。

3.1 復(fù)制門法

文獻(xiàn)[4]提出復(fù)制門法對(duì)組合邏輯進(jìn)行加固。利用并行晶體管來(lái)擴(kuò)大輸出節(jié)點(diǎn)的驅(qū)動(dòng)強(qiáng)度，能夠更好地補(bǔ)償瞬態(tài)脈沖，從而可以提高關(guān)鍵電荷值，并且可以屏蔽掉更多瞬態(tài)故障。隨著新的工藝導(dǎo)致的晶體管交界面處的面積越來(lái)越小，瞬態(tài)脈沖強(qiáng)度將受到越來(lái)越多的限制。圖1，圖2為“與非”門進(jìn)行復(fù)制門法的實(shí)施方法。

圖1 原始“與非”門

圖2 復(fù)制門法結(jié)構(gòu)

與晶體管尺寸調(diào)整法相比，復(fù)制門法更適用于集成電路工藝尺寸的日益減小。復(fù)制門法復(fù)雜性很低，能夠很好地?cái)U(kuò)展來(lái)適應(yīng)工藝尺寸的減小。通過(guò)復(fù)制標(biāo)準(zhǔn)單元庫(kù)中單元，可以很容易地在電路級(jí)實(shí)施。該方法還避免了重新設(shè)計(jì)和重新定制現(xiàn)有的標(biāo)準(zhǔn)單元庫(kù)，和現(xiàn)有的設(shè)計(jì)流程兼容。通過(guò)關(guān)鍵電荷仿真，能將單個(gè)門單元軟錯(cuò)誤率降低25倍以上。

3.2 本文策略的具體實(shí)施

通過(guò)對(duì)基準(zhǔn)電路文件拓?fù)浞治?，首先找出電路中不能加固的觸發(fā)器，得到跟該觸發(fā)器相連接路徑的門的情況。由于組合邏輯中存在3種屏蔽效應(yīng)，有的門不會(huì)產(chǎn)生瞬態(tài)脈沖，或者瞬態(tài)脈沖會(huì)被屏蔽掉，對(duì)這些門不用進(jìn)行加固。通過(guò)BFIT對(duì)每個(gè)組合邏輯門軟錯(cuò)誤率進(jìn)行較為精確的分析，統(tǒng)計(jì)出出錯(cuò)門的名稱及門產(chǎn)生的軟錯(cuò)誤大小，與前面得到的跟觸發(fā)器相連接的門進(jìn)行對(duì)比，去掉那些不會(huì)對(duì)輸出端造成軟錯(cuò)誤的門?；鶞?zhǔn)電路中不能利用時(shí)序冗余法加固的觸發(fā)器數(shù)設(shè)為Dnhn(DFF not harden number)，對(duì)應(yīng)這些觸發(fā)器路徑上會(huì)產(chǎn)生軟錯(cuò)誤的門數(shù)設(shè)為Gn(GATE number)，不能加固觸發(fā)器在基準(zhǔn)電路中占的比例設(shè)為Dnhp(DFF not harden percentage)，需要加固的門占基準(zhǔn)電路中門的比例設(shè)為Gnhp(GATE need harden percentage)，如表1所示。

表1 Dnhp和Gnhp情況

通過(guò)對(duì)電路路徑進(jìn)行分析，如在s9234電路中，通過(guò)算法得出g25_NEXT是不能使用時(shí)序冗余原理來(lái)防護(hù)SET的。故使用復(fù)制門法，對(duì)跟該觸發(fā)器連接的路徑上產(chǎn)生軟錯(cuò)誤的門進(jìn)行加固，從而屏蔽組合邏輯SET。圖3標(biāo)注的曲線為跟該觸發(fā)器相連接的一條路徑，進(jìn)行加固后的結(jié)果如圖4所示。

圖3 不能加固觸發(fā)器對(duì)應(yīng)的一條路徑

圖4 利用觸發(fā)器替換和復(fù)制門法的加固方法

與g25_NEXT曲線標(biāo)注的路徑剛好每個(gè)門都有瞬態(tài)故障產(chǎn)生，所以每個(gè)門都用復(fù)制門法進(jìn)行加固，而且這里觸發(fā)器也替換成抗SEU的觸發(fā)器，但是該觸發(fā)器不能加延時(shí)單元。通過(guò)此方法，可以屏蔽上游邏輯門產(chǎn)生的SET，且由于使用了高可靠性觸發(fā)器，也能防護(hù)SEU。

至此，本文已經(jīng)提出了一個(gè)完整的選擇性加固框架，可以使用時(shí)序冗余的觸發(fā)器替換作為第1 級(jí)加固策略，將原電路中的標(biāo)準(zhǔn)觸發(fā)器替換成HiPeR- DFF，使其不僅對(duì)SEU免疫，也能屏蔽組合邏輯中的SET。如果上述方法的容錯(cuò)性能達(dá)不到某些高可靠性的應(yīng)用場(chǎng)合，可以使用觸發(fā)器選擇和復(fù)制門法相結(jié)合的第2 級(jí)加固策略。總的加固策略流程圖如圖5 所示。

4 混合加固效果分析

4.1 實(shí)驗(yàn)結(jié)果及分析

對(duì)ISCAS’89基準(zhǔn)電路進(jìn)行實(shí)驗(yàn)分析，使用45 nm Nangate工藝庫(kù)。對(duì)電路中SER的分析使用BFIT工具，BFIT可以對(duì)任何一種可能的電路狀態(tài)精確計(jì)算每個(gè)邏輯門受到粒子轟擊引起的錯(cuò)誤率，所以可以方便地分析和優(yōu)化門級(jí)軟錯(cuò)誤。在Red Hat Enterprise Linux 5平臺(tái)下運(yùn)行BFIT程序，計(jì)算傳播到每個(gè)觸發(fā)器的FIT以及每個(gè)組合邏輯門的FIT數(shù)。利用C++對(duì)電路路徑進(jìn)行拓?fù)浞治觯贸霾荒芗庸逃|發(fā)器路徑上的門的名稱和個(gè)數(shù)，與BFIT輸出文件進(jìn)行對(duì)比分析，找出該路徑上會(huì)產(chǎn)生軟錯(cuò)誤的門，對(duì)這些門進(jìn)行復(fù)制門法加固。

圖5 觸發(fā)器選擇和復(fù)制門法結(jié)合的加固流程圖

圖6是利用本文方案針對(duì)ISCAS’89中電路的加固情況分析。其中橫坐標(biāo)代表面積的增長(zhǎng)率，縱坐標(biāo)代表FIT的降低率。由小正方形連接成的曲線是使用時(shí)序冗余原理的SET加固方法，由小三角形連接成的曲線是使用復(fù)制門法。從圖中可以看出，開(kāi)始時(shí)兩種曲線都很陡峭，然后慢慢趨于平緩。這說(shuō)明是按照貪婪算法來(lái)進(jìn)行選擇性加固的，將觸發(fā)器和門的軟錯(cuò)誤率進(jìn)行排序，優(yōu)先加固產(chǎn)生FIT最大的觸發(fā)器或者門，使得在面積開(kāi)銷較小的情況下，達(dá)到容錯(cuò)性能的最大提升并且加固策略一直沒(méi)有給電路性能帶來(lái)影響。

圖7給出了觸發(fā)器和門的加固比例與軟錯(cuò)誤防護(hù)比例的曲線圖。圖中由小正方形連接成的曲線是觸發(fā)器的加固比例和軟錯(cuò)誤防護(hù)情況的曲線關(guān)系，由小三角形連接成的曲線是在觸發(fā)器加固后的基礎(chǔ)上門的加固比例和軟錯(cuò)誤防護(hù)情況的曲線關(guān)系。從圖7中可以看出，軟錯(cuò)誤防護(hù)比例和觸發(fā)器以及門的加固比例成正比，但不是線性關(guān)系，這是因?yàn)橛|發(fā)器和門對(duì)電路中軟錯(cuò)誤的貢獻(xiàn)率不一樣導(dǎo)致的?？梢詫?duì)加固的觸發(fā)器的軟錯(cuò)誤大小進(jìn)行排序，對(duì)不能加固的觸發(fā)器路徑上門的軟錯(cuò)誤也排序，優(yōu)先加固軟錯(cuò)誤更大的觸發(fā)器或者門，在面積開(kāi)銷和軟錯(cuò)誤防護(hù)性能之間取得更好的成本效益。從圖7中可以看出，在觸發(fā)器加固比例基礎(chǔ)上，只需加固很小部分組合邏輯門，這樣面積開(kāi)銷也控制在了合理范圍內(nèi)。

圖6 利用觸發(fā)器選擇和復(fù)制門法進(jìn)行加固的面積-FIT曲線圖

圖7 觸發(fā)器和門的加固比例和軟錯(cuò)誤防護(hù)比例曲線圖

表2是ISCAS’89電路在不同加固百分比下，面積開(kāi)銷與平均故障間隔時(shí)間(MTBF)關(guān)系表。表中第1列給出了電路的名稱，2~6大列給出了不同加固百分比下，所需要的面積開(kāi)銷和MTBF值大小，每1列最后一行給出平均的面積開(kāi)銷和MTBF值。可以看出，在加固比例不是很大的情況下，所需要的面積開(kāi)銷非常小而MTBF值卻很大，隨著加固比例的增大，MTBF值也是顯著增大的。

圖8是混合加固方案中，時(shí)序冗余法加固和復(fù)制門法加固屏蔽SET所占比例情況?？梢钥闯?，使用觸發(fā)器替換法對(duì)SET防護(hù)比例占的很大，這是因?yàn)殡娐分兄挥袠O少數(shù)的觸發(fā)器處在關(guān)鍵路徑或者延時(shí)值較大的路徑上，大部分觸發(fā)器對(duì)應(yīng)的路徑的延時(shí)值都很小，從而基于速度優(yōu)先加固的策略在實(shí)際中使用價(jià)值很高。而基于復(fù)制門法加固占的比例很小，這也節(jié)省了面積開(kāi)銷。

表2 ISCAS’89電路不同加固百分比下面積開(kāi)銷和MTBF關(guān)系

4.2 與相關(guān)工作比較

本文方案選用高性能抗SEU鎖存器進(jìn)行選擇性加固，同時(shí)利用時(shí)序冗余SET防護(hù)原理和復(fù)制門法對(duì)組合邏輯SET進(jìn)行加固。在保證電路性能并且面積開(kāi)銷很小的情況下，達(dá)到了電路容錯(cuò)性能的很大提高。文獻(xiàn)[9]通過(guò)使用CWSP單元對(duì)組合邏輯門進(jìn)行選擇性替換；文獻(xiàn)[14]提出時(shí)空3模冗余法對(duì)電路加固。以上方法能夠在軟錯(cuò)率和面積開(kāi)銷之間達(dá)到一定的折中，有效地降低了加固的代價(jià)。但是上述文獻(xiàn)都沒(méi)有考慮電路的關(guān)鍵路徑，都對(duì)電路造成了一定的性能影響。

選擇一個(gè)好的抗SEU時(shí)序單元是非常重要的。文獻(xiàn)[14]中，使用時(shí)空3模冗余進(jìn)行選擇性替換加固，需要200%以上的面積開(kāi)銷，而且大多數(shù)表決器本身對(duì)軟錯(cuò)誤不免疫，這也限制了3模冗余的功效。圖9是本文方案和時(shí)空3模冗余方案對(duì)電路進(jìn)行加固的曲線比較圖，從圖中可以看出，在相同面積開(kāi)銷下，本文方案的可靠性提高大大高于時(shí)空3模冗余方案。

表3給出了在將組合邏輯單元可靠性提高到99%時(shí)，本文方案與其它方案平均面積開(kāi)銷比較。

表3本文方案與其他方案的比較

方案增加的面積開(kāi)銷(%)加固比例(%) 文獻(xiàn)[9]方案44.7499 文獻(xiàn)[14]方案99.7799 本文方案36.8499

圖9 本文方案和時(shí)空3模冗余方案的面積-FIT曲線圖

5 結(jié)束語(yǔ)

為了降低容忍軟錯(cuò)誤的硬件和時(shí)序開(kāi)銷，本文提出了一種新的電路混合加固策略。在保持電路性能情況下，利用時(shí)間冗余容錯(cuò)的思想，優(yōu)先選擇將電路中標(biāo)準(zhǔn)觸發(fā)器替換為高性能抗SEU的時(shí)空冗余觸發(fā)器，來(lái)屏蔽SET和防護(hù)SEU。針對(duì)一些要求高可靠性的應(yīng)用領(lǐng)域，采用觸發(fā)器替換和復(fù)制門法相結(jié)合的加固策略。利用對(duì)電路路徑的拓?fù)浞治?，找出不能使用時(shí)空冗余觸發(fā)器的路徑，得到這些路徑上會(huì)產(chǎn)生軟錯(cuò)誤的門，對(duì)這些門用復(fù)制門法加固。該方案的平均面積開(kāi)銷為36.84%時(shí)，軟錯(cuò)誤率降低了99%以上。該方案是根據(jù)貪婪算法對(duì)觸發(fā)器和組合邏輯單元進(jìn)行選擇性加固的，能在有效面積開(kāi)銷下，最大程度降低電路軟錯(cuò)誤率。可以在實(shí)際應(yīng)用情況下，合理選擇面積開(kāi)銷來(lái)進(jìn)行選擇性加固。本文方案都是優(yōu)先考慮電路時(shí)序?yàn)榍疤?，在時(shí)序開(kāi)銷、面積開(kāi)銷和電路可靠性三者之間取得了有效的平衡。

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Sun Yan, Zhang Min-xuan, Li Shao-qing,.. Optimizing soft error rate and overhead of circuits based on sensitive registers replacement[J]., 2011, 48(1): 28-35.

黃正峰： 男，1978年生，博士，副教授，主要研究方向?yàn)榍度胧较到y(tǒng)綜合與測(cè)試、數(shù)字集成電路的硬件容錯(cuò)、星載SoC芯片的抗輻射加固.

陳 凡： 男，1988年生，碩士，主要研究方向?yàn)閿?shù)字集成電路的硬件容錯(cuò).

梁華國(guó)： 男，1959年生，博士，教授，博士生導(dǎo)師，主要研究方向?yàn)閮?nèi)建自測(cè)試、數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化、ATPG算法、分布式控制等.

A Hybrid Hardening Strategy for Circuit Soft-error-tolerance Based on Timing Priority

Huang Zheng-feng①Chen Fan②Jiang Cui-yun③Liang Hua-guo①

①(&230009,)②(&,,230009,)③(,,230009,)

In order to reduce effectively the hardware and timing overhead for circuit soft-error-tolerance, a hybrid hardening technique for soft error tolerance is proposed based on timing priority in this paper. A two-stage hardening strategy is exploitsed by using flip-flop replacement and duplicated gate method to harden circuit. At first stage, based on the timing priority principle, high reliability temporal redundancy flip-flop is used to harden circuit on the path of timing slack. At second stage, duplicated gate method is used on timing sensitive path. Compared with traditional techniques, the proposed technique can not only mask the Single Event Transient (SET) and protect against the Single Event Upset (SEU), but also reduce the overhead of the area. The experiment result of ISCAS’89 benchmark circuits in 45 nm Nangate process proves that the circuit average soft error rate is reduced by more than 99% and the average area overhead is 36.84%.

Micro-electron; Soft error; Timing slack; Flip-flop replacement; Duplicated gate method

TN402

A

1009-5896(2014)01-0234-07

10.3724/SP.J.1146.2013.00449

2013-04-07收到，2013-07-02改回

國(guó)家自然科學(xué)基金(61274036, 61106038, 61106020, 61371025)和博士點(diǎn)基金(20110111120012)資助課題

陳凡 cf2008chenfan@163.com