硬件電路時序計算方法與應用實例

摘要：本文針對高速電路設計中經常面臨的時序問題，提出了時序分析和計算方法，并結合SPI4.2接口給出了具體分析實例。本文網絡版地址：http：//www.eepw.com.cn/article/266060.htm

關鍵詞：硬件電路；時序；設計實例

DOI： 10.3969/j.issn.1005-5517.2014.11.017

1 滿足接收端芯片的建立/保持時間的必要性

在高速數字電路設計中，由于趨膚效應、臨近干擾、電流高速變化等因素，設計者不能單純地從數字電路的角度來審查自己的產品，而要把信號看作不穩定的模擬信號。采用頻譜分析儀對信號分析，可以發現，信號的高頻譜線主要來自于信號的變化沿而不是信號頻率。例如一個1MHz的信號，雖然時鐘周期為1微秒，但是如果其變化沿上升或下降時間為納秒級，則在頻譜儀上可以觀察到頻率高達數百兆赫茲的譜線。因此，電路設計者應該更加關注信號的邊沿，因為邊沿往往也就是信號頻譜最高、最容易受到干擾的地方。

在同步設計中，數據的讀取需要基于時鐘采樣，根據以上分析，為了得到穩定的數據，時鐘的采樣點應該遠離數據的變化沿。

圖1是利用時鐘CLK的上升沿采樣數據DATA的示例。DATA發生變化后，需要等待至少Setup時間（建立時間）才能被采樣，而采樣之后，至少Hold時間（保持時間）之內DATA不能發生變化。因此可以看出，器件的建立時間和保持時間的要求，正是為了保證時鐘的采樣點遠離數據的變化沿。如果在芯片的輸入端不能滿足這些要求，那么芯片內部的邏輯將處于非穩態，功能出現異常。

2 時序分析中的關鍵參數

為了進行時序分析，需要從datasheet（芯片手冊）中提取以下關鍵參數：

Freq：時鐘頻率，該參數取決于對芯片工作速率的要求。

Tcycle：時鐘周期，根據時鐘頻率Freq的倒數求得。Tcycle=1/ Freq。

Tco：時鐘到數據輸出的延時。上文提到，輸入數據需要采用時鐘采樣，而輸出數據同樣也需要參考時鐘，不過一般而言，相比時鐘，輸出的數據需要在芯片內延遲一段時間，這個時間就稱為Tco。該參數取決于芯片制造工藝。

Tsetup（min）：最小輸入建立時間要求。

Thold（min）：最小輸入保持時間要求。

除以上五個參數外，時序分析中還需要如下經驗參數：

Vsig：信號傳輸速度。信號在電路上傳輸，傳輸速度約為6英寸/納秒。

時序計算的目標是得到以下兩個參數之間的關系：

Tfight-data：數據信號在電路板上的走線延時。

Tflight-clk：時鐘信號在電路板上的走線延時。

以上參數是進行時序分析的關鍵參數，對于普通的時序分析已經足夠。

3 源同步系統的時序計算

源同步系統指數據和時鐘是由同一個器件驅動發出的情況，下圖是常見的源同步系統拓撲結構：

該系統的特點是，時鐘和數據均由發送端器件發出，在接收端，利用接收到的時鐘信號CLK采樣輸入數據信號DATA。

源同步系統的時序計算公式為[1]：TCO（max） + （Tflight-data - Tflight-clk）MAX + Tsetup（min） < Tcycle （式1） TCO（min） + （Tflight-data - Tflight-clk）MIN > Told（min） （式2）

時序計算的最終目標是獲得Tflightdata - Tflight-clk的允許區間，再基于該區間，通過Vsig參數，推算出時鐘信號和數據信號的走線長度關系。

4 SPI4.2接口時序分析

SPI4.2[2]（System Packet Interface Level4， Phase 2）接口是國際組織OIF制定的針對OC192（10Gbps）速率的接口。目前廣泛應用在高速芯片上，作為物理層芯片和鏈路層芯片之間的接口。SPI4.2的接口定義如下：

SPI4.2接口信號按照收、發方向分為兩組，如圖3中，以T開頭的發送信號組和以R開頭的接收信號組。每組又分為兩類，以發送信號組為例，有數據類和狀態類，其中數據類包含TDCLK、TDAT[15：0]，TCTL，狀態類包含TSCLK，TSTAT[1：0]。

其中，狀態類信號是單端LVTL信號，接收端利用TSCLK的上升沿對TSTAT[1：0]采樣，方向為從物理層芯片發往鏈路層芯片；數據類信號是差分LVDS信號，接收端利用TDCLK的上升沿與下降沿對TDAT[15：0]和TCTL采樣，即一個時鐘周期進行兩次采樣，方向為從鏈路層芯片發往物理層芯片。

由于接收信號組與發送信號組的時序分析類似，因此本文僅對發送信號組進行時序分析。

在本設計中，采用Vitesee公司的VSC9128作為鏈路層芯片，VSC7323作為物理層芯片，以下參數分別從這兩個芯片的Datasheet中提取出來。

狀態類信號的時序分析

對狀態類信號，信號的流向是從物理層芯片發送到鏈路層芯片。

第一步，確定信號工作頻率，對狀態類信號，本設計設定其工作頻率和時鐘周期為：

Freq=78.125MHz；

Tcycle = 1/ Freq = 12.8ns；

第二步，從發送端，即物理層芯片手冊提取以下參數[3]：

-1ns < Tco < 2.5ns；

第三步，從接收端，即鏈路層芯片手冊提取建立時間和保持時間的要求：[4]

Tsetup（min） = 2ns；

Told（min） = 0.5ns；

將以上數據代入式1和式2：

2.5ns + （Tfight-data - Tfight-clk）MAX + 2ns< 12.8ns

-1ns + （Tfight-data - Tfight-clk）MIN > 0.5ns整理得到：

1.5ns < （Tfight-data - Tfight-clk） < 8.3ns

基于以上結論，同時考慮到Vsig= 6inch/ns，可以得到如下結論，當數據信號和時鐘信號走線長度關系滿足以下關系時，狀態類信號的時序要求將得到滿足：TSTAT信號走線長度比TSCLK長9英寸，但最多不能超過49.8英寸。

數據類信號的時序分析

對數據類信號，信號的流向是從鏈路層芯片發送到物理層芯片。

第一步，確定信號工作頻率，對數據類信號，本設計設定其工作頻率為：

Freq=414.72MHz；

與狀態類信號不同的是，數據類信號是雙邊沿采樣，即，一個時鐘周期對應兩次采樣，因此采樣周期為時鐘周期的一半。采樣周期計算方法為：

Tsample = ？*Tcycle = 1.2ns；

第二步，從發送端，即鏈路層芯片手冊提取以下參數[4]：

-0.28ns < Tco < 0.28ns；

第三步，從接收端，即物理層芯片資料可以提取如下需求[3]：

Tsetup（min） = 0.17ns；

Told（min） = 0.21ns；

將以上數據代入式1和式2，需特別注意的是，對數據類信號，由于是雙邊沿采樣，應采用Tsample代替式1中的Tcycle：

0.28ns + （Tflight-data - Tflight-clk）MAX + 0.17ns < 1.2ns

-0.28ns + （Tflight-data - Tflight-clk）MIN > 0.21ns整理得到：

0.49ns < （Tfight-data - Tfight-clk） < 0.75ns

基于以上結論，同時考慮到Vsig= 6inch/ns，可以得到如下結論，當數據信號和時鐘信號走線長度關系滿足以下關系時，數據類信號的時序要求將得到滿足：TDAT、TCTL信號走線長度比TDCLK長2.94英寸，但最多不能超過4.5英寸。

5 結論

高速電路中的時序設計，雖然看似復雜，然而只要明晰其分析方法，問題可以迎刃而解。

參考文獻：

[1] 王劍宇. 高速電路設計實踐[M]. 電子工業出版社，2010：131[2] Optical Internetworking Forum. Implementation Agreement： OIF-SPI4-02.0[J]. OIF，2002：1-5

[3] Vitesse. VSC7323 Datasheet[J]. Vitesse，2006： 306～312[4] Vitesse. VSC9125 and VSC9128 Datasheet[J]. Vitesse，2006：769-772