2.5 Gbps收發器中1:2解復用電路的設計

鄧軍勇,蔣 林,曾澤滄

（西安郵電大學 電子工程學院，陜西 西安 710121）

高速通信系統已經在世界范圍內進入大規模建設階段，大量的信息交互促進了通信和計算機技術的迅猛發展，高速干線系統作為信息高速公路的主干，研究設計其所采用的高速芯片勢在必行[1]。數據的傳輸方式，由于并行信號彼此之間的耦合與串擾限制了其工作速度和傳輸距離，而串行方式節約傳輸媒介，降低了系統互連的復雜性，傳輸速率更高、距離更遠，已在芯片之間、處理器與外設之間、高速硬盤接口、背板連接等領域廣泛應用[2-3]。

為了克服時鐘的最大翻轉頻率受到工藝限制的缺點，簡化電路設計的復雜度以及時鐘分布的難度，實現更高的速率，同時盡量降低系統功耗，半速率電路結構逐步取代全速率結構[4-5]。本文根據2.5Gbps高速串行收發器的工作實際，為降低后續電路設計難度，采用工作速率較高的電流模式邏輯（CurrentMode Logic，CML）設計了雙環時鐘數據恢復電路中的前端1:2解復用電路，采用SMIC 0.18 um模擬混合信號工藝實現并基于SpectraVerilog進行數?；旌戏抡?，結果顯示電路可以正常工作，符合預期要求。

1 解復用電路單元

解復用電路把一路高速信號還原為若干路低速信號，常用結構包括串行、并行、樹形以及上述3種結構的組合形式[6]。串行解復用電路結構簡單，時序關系清楚，可以實現任意 1:N的解復用功能，但所有觸發器工作在輸入時鐘頻率上，其工作速度會制約電路的速度，因此串行結構對觸發器設計和工藝的要求較高，而提高觸發器速率會帶來芯片功耗增加、電平擺幅減小，噪聲容限變小等問題，因此常用于低速系統中；并行結構中觸發器工作在輸出數據速率上，對觸發器速率要求小，因此功耗較低、設計簡單，兼顧了速度與功耗，是1:2解復用電路的理想結構，但對于1:N解復用而言，N個并行連接的觸發器對前級電路構成很大的電容負載，是速率提升變得困難；樹形解復用電路充分利用1:2并行解復用電路的優點，使整個電路較前兩種結構有高速低功耗的優點。

對于采用半速率結構的高速串行收發器而言，整個電路性能主要受前端1:2解復用電路的限制，同時考慮到為了增強信號可靠性，待處理的輸入數據為差分數據，本文設計的1:2解復用電路采用類并行結構，如圖1所示，上下兩個電路為采用電流模式邏輯結構的解復用電路單元，輸入為差分數據和互補時鐘。

圖1 差分輸入互補時鐘的1:2解復用電路原理圖Fig.1 The of 1:2 demultiplexer circuitwith differential input and complementary clock

電流模式邏輯電路相比傳統的CMOS電路可以在更低的信號擺幅情況下工作在更高的頻率[7]?；贑ML的解復用電路單元原理圖如圖2所示，其工作原理可以描述為：NMOS管N1L可以看做開關使用，在時鐘CKP為低電平期間截止，由 N2L、N3L、P1L和 P2L構成的輸入級處于保持模式，N4L和N5L的漏極被充電到高電平；在時鐘CKP為高電平期間導通，輸入級處于透明狀態，電路接收差分輸入數據Din_P和Din_N。電路中由P4L和P6L構成的正反饋電路對前級起到鎖存作用，可以加速輸出數據的翻轉，提高轉換速率；左下角的8個晶體管構成平衡負載電路，可以保證N4L和N5L輸出線上的負載對稱。輸入數據在時鐘信號控制下送到輸出Dout，輸出數據與輸入數據反相。

對圖1所示的解復用模塊進行仿真，輸入為由互補的PWL分段線性源指定的位周期為400 ps的差分數據，采用周期T=800 ps，上升時間和下降時間為tr=tf=40 ps的脈沖電壓源作為時鐘信號，仿真結果如圖3所示。從圖中可以看出有效數據部分從時鐘的第二個高脈沖開始，從仿真結果可知，解復用電路可以正常實現數據1:2的串并轉換。

2 用于高速收發器的解復用電路

圖2 解復用電路單元原理圖Fig.2 The of demultiplexer unit

圖3 解復用單元電路仿真結果Fig.3 The simulation waveform of the demultiplexer circuit

圖4 差分輸入差分輸出的1:2解復用電路原理圖Fig.4 the of 1:2 demultiplexer circuitwith differential input and differential output

在高速串行收發器的接收端，為了保證數據的魯棒性和電路工作的可靠性，數據采用差分形式。從第2部分可以看出基于CML的1:2解復用電路可以正常工作，因此可以以此為基礎搭建用于高速差分串行數據半速率收發器的前端1:2解復用電路。電路原理圖如圖4所示。其中clk I與clkIN、clkQ與clkQN為互補時鐘，clk I與clkQ為正交時鐘，DinP和DinNer位差分輸入的2.5Gbps串行數據，DmP與DmN、DsP與DsN為1:2解復用后的兩路1.25Gbps差分數據。

采用SMIC 0.18um模擬混合信號工藝完成電路設計，現對圖4所示解復用單元進行仿真。由于分段線性電壓源在表示數據時特別繁瑣，而且單個指定數據難以保證仿真的隨機性和全面性，故而這里采用數?；旌系姆椒ㄟM行仿真。輸入數據采用VerilogHDL語言編寫的偽隨機序列，采用Cadence的SpectreVerilog進行仿真。仿真結果如圖5所示，比較輸入數據和由主時鐘采樣輸出的數據，可以看出電路的解復用操作是正確的。

圖5 整體解復用電路的仿真波形圖Fig.5 The simulation waveform of the entire demultiplexer circuit

3 結論

本文描述了解復用電路的傳統設計方法并分析了各自特點，根據2.5Gbps高速串行收發器的應用實際，采用類并行結構、基于電流模式邏輯設計了收發器的前端解復用電路，并分析了其工作原理，采用SMIC 0.18um混合信號工藝完成了電路設計，并采用SpectreVerilog進行了數?；旌戏抡?，結果表明該電路在2.5Gbps收發器電路中可以穩定可靠地工作。

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