一種基于CMOS亞閾值設計的低失調基準電路

苑喬　鄒光南　張勝輝

摘 要： 基于工作在亞閾值區域的PMOS管，提出一種疊加結構的低失調帶隙基準電路。該方法將傳統基準電路中倍乘的失調電壓轉變為均方根的形式，有效降低了基準電路的失調電壓。仿真表明該基準電路的輸出電壓為1.07 V，[3σ]范圍內的失調電壓為6.69 mV，溫度特性為21.3 ppm/℃，PSRR為-56 dB。該電路在TSMC18工藝下成功流片。

關鍵詞： 亞閾值； 疊加結構； 基準電路； 失調電壓

中圖分類號： TN45?34 文獻標識碼： A 文章編號： 1004?373X（2014）05?0149?03

0 引 言

基準電路是集成電路中的重要組成模塊，可以為系統提供精確的基準電壓和基準電流。利用三級管可以實現精確的基準電路，其準確度主要來源于硅的帶隙電壓，它的溫度系數 [1]可以減小到ppm/℃。

4 結 論

本文在分析傳統基準電路失調電源來源的基礎上，提出了一種基于工作在亞閾值區域的MOS管的疊加結構電路，有效地降低了傳統電路的失調電壓。由表1可見，在其他各方面指標改變較少的情況下，本電路能夠有效地降低失調電壓。

參考文獻

[1] SANSEN W M C. Analog design essentials [M].北京：清華大學出版社，2008.

[2] ALLEN P E， HOLBERG D R. CMOS analog circuit design [M]. USA： Oxford University Press， 2005.

[3] 常云峰.一種能夠精確檢測高于帶隙基準電壓的上電復位電路[J].集成電路設計，2012（4）：38?40.

[4] RAZAVI B. Design of analog CMOS integrated circuits [M]. 西安：西安交通大學出版社，2003.

[5] GRAY P R， MEYER R G. Analysis and design of analog integrated circuits [M]. New York： Wiley， 2001.

[6] BLAUSCHILD R A， TUCCI P， MULLER R S， et al. A new NMOS temperature?stable voltage reference [J]. IEEE Journal of Solid?State Circuits， 1978， 13（6）： 767?774.

[7] TISIVIDIS Y P， ULMER R W. A CMOS voltage reference [J]. IEEE Journal of Solid?State Circuits， 1978， 13（6）： 774?778.

摘 要： 基于工作在亞閾值區域的PMOS管，提出一種疊加結構的低失調帶隙基準電路。該方法將傳統基準電路中倍乘的失調電壓轉變為均方根的形式，有效降低了基準電路的失調電壓。仿真表明該基準電路的輸出電壓為1.07 V，[3σ]范圍內的失調電壓為6.69 mV，溫度特性為21.3 ppm/℃，PSRR為-56 dB。該電路在TSMC18工藝下成功流片。

關鍵詞： 亞閾值； 疊加結構； 基準電路； 失調電壓

中圖分類號： TN45?34 文獻標識碼： A 文章編號： 1004?373X（2014）05?0149?03

0 引 言

基準電路是集成電路中的重要組成模塊，可以為系統提供精確的基準電壓和基準電流。利用三級管可以實現精確的基準電路，其準確度主要來源于硅的帶隙電壓，它的溫度系數 [1]可以減小到ppm/℃。

4 結 論

本文在分析傳統基準電路失調電源來源的基礎上，提出了一種基于工作在亞閾值區域的MOS管的疊加結構電路，有效地降低了傳統電路的失調電壓。由表1可見，在其他各方面指標改變較少的情況下，本電路能夠有效地降低失調電壓。

參考文獻

[1] SANSEN W M C. Analog design essentials [M].北京：清華大學出版社，2008.

[2] ALLEN P E， HOLBERG D R. CMOS analog circuit design [M]. USA： Oxford University Press， 2005.

[3] 常云峰.一種能夠精確檢測高于帶隙基準電壓的上電復位電路[J].集成電路設計，2012（4）：38?40.

[4] RAZAVI B. Design of analog CMOS integrated circuits [M]. 西安：西安交通大學出版社，2003.

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[6] BLAUSCHILD R A， TUCCI P， MULLER R S， et al. A new NMOS temperature?stable voltage reference [J]. IEEE Journal of Solid?State Circuits， 1978， 13（6）： 767?774.

[7] TISIVIDIS Y P， ULMER R W. A CMOS voltage reference [J]. IEEE Journal of Solid?State Circuits， 1978， 13（6）： 774?778.

摘 要： 基于工作在亞閾值區域的PMOS管，提出一種疊加結構的低失調帶隙基準電路。該方法將傳統基準電路中倍乘的失調電壓轉變為均方根的形式，有效降低了基準電路的失調電壓。仿真表明該基準電路的輸出電壓為1.07 V，[3σ]范圍內的失調電壓為6.69 mV，溫度特性為21.3 ppm/℃，PSRR為-56 dB。該電路在TSMC18工藝下成功流片。

關鍵詞： 亞閾值； 疊加結構； 基準電路； 失調電壓

中圖分類號： TN45?34 文獻標識碼： A 文章編號： 1004?373X（2014）05?0149?03

0 引 言

基準電路是集成電路中的重要組成模塊，可以為系統提供精確的基準電壓和基準電流。利用三級管可以實現精確的基準電路，其準確度主要來源于硅的帶隙電壓，它的溫度系數 [1]可以減小到ppm/℃。

4 結 論

本文在分析傳統基準電路失調電源來源的基礎上，提出了一種基于工作在亞閾值區域的MOS管的疊加結構電路，有效地降低了傳統電路的失調電壓。由表1可見，在其他各方面指標改變較少的情況下，本電路能夠有效地降低失調電壓。

參考文獻

[1] SANSEN W M C. Analog design essentials [M].北京：清華大學出版社，2008.

[2] ALLEN P E， HOLBERG D R. CMOS analog circuit design [M]. USA： Oxford University Press， 2005.

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[4] RAZAVI B. Design of analog CMOS integrated circuits [M]. 西安：西安交通大學出版社，2003.

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[6] BLAUSCHILD R A， TUCCI P， MULLER R S， et al. A new NMOS temperature?stable voltage reference [J]. IEEE Journal of Solid?State Circuits， 1978， 13（6）： 767?774.

[7] TISIVIDIS Y P， ULMER R W. A CMOS voltage reference [J]. IEEE Journal of Solid?State Circuits， 1978， 13（6）： 774?778.