△-∑小數分頻頻率合成器帶外量化噪聲濾除技術

胡禮揚，王 軍

（西南科技大學 信息工程學院，四川 綿陽 621010）

近幾十年來隨著通信、數字電視、衛星定位、導航技術的不斷發展，對頻率源的頻率穩定度、頻譜純度、頻率范圍和輸出頻率個數的要求越來越高。為了提高頻率穩定度，經常采用晶體振蕩器等方法來解決，但它不能滿足頻率個數多的要求，因此，目前大量采用頻率合成技術。小數分頻頻率合成器的相位噪聲是通信系統最關鍵技術指標之一，例如GSM、分組無線業務、WCDMA等[1-2]。之所以采用高階的delta-sigma調制器(DSM)小數分頻頻率合成器(以下簡稱頻率合成器)，因為它能提供很寬的帶寬且分辨率高，并且可以在制約鎖相環設計的一些因素，如相位噪聲、鎖定時間及參考雜散上折中選擇等問題[3]。由于小數分頻頻率合成器可以產生一個小數分頻比，這就使DSM不可避免的會有量化誤差，而這種量化誤差會產生高通量化噪聲，從而使頻率合成器輸的相位誤差就一步惡化[4]。因此有必要對高階DSM的帶外量化噪聲進行抑制[5]。本文提出的噪聲濾除技術就是要減少這種帶外量化噪聲，以及電荷泵(CP)引起的折疊噪聲也可以得到抑制。在本文中提出的相位噪聲濾除技術就是在頻率合成器的反饋之路上添加一個鎖相環(PLL)，而這種鎖相環可以視為帶外量化噪聲濾除器，這種噪聲濾除器可以抑制由高階DSM產生的帶外量化噪聲，并且減小由于PFD和CP非線性引起的折疊噪聲。

1 △-∑調制器量化噪聲

在通信系統中，小數分頻頻率合成器的相位噪聲是關鍵的技術之一，如圖1所示，為新型的小數分頻頻率合成器，在頻域中，頻率合成器的開環傳輸函數為

圖1 小數頻率合成器結構圖Fig.1 Structure diagram of fractional-N frequency synthesizers

其中Kvco為壓控振蕩器(VCO)的增益，Z(s)為環路濾波器阻抗，Icp2π為PFD/CP增益，在此，設量化步長為1，則n-階DSM噪聲輸出功率譜密度[6]。

其中fs為DSM的時鐘頻率，N為分頻器的分頻比。上述的推導是假設模型為線性的情況下及不考慮噪聲濾除器得出的，但是我們知道由于折疊噪聲的存在，也就是說由于CP不匹配引起的非線性會加大DSM量化誤差，從而進一步影響在PFD輸入端的相位誤差，因此有必要對式(2)進行修正。

作為將PFD輸出脈沖轉化為電流的電荷泵其實就是一個電流源，而組成電流源的元件是MOS晶體管，但實際上由于每個MOS晶體管的幾何尺寸和閾值電壓是無法做的一樣，這樣就會造成電流或電壓不匹配出現。可以得出iup和idown不匹配電流的關系式[7]

其中ε為UP和DOWN電流不匹配因子(非線性度)。為了減小抖動，可以從兩個方面著手，一是盡可能的降低CP的不匹配因子，二是減小在PFD輸入端的相位誤差。本論文就是從減小PFD輸入端的相位誤差為目的，后面會具體介紹如何減小輸入端的相位誤差。如圖2所示，在PFD輸入端，輸入信號與分頻器輸出信號之間會存在到達時間差δ[k]。

圖2 PFD輸入端波形示意圖Fig.2 Diagram of PFD input waveform

假定δ[k]=tref[k]-tdiv[k]，經過CP轉換這個相位差為電流脈沖，被傳遞給環路濾波器的總電荷為

其中τd為延遲時間。在式(4)中，本文將重點考察第二項即CP不匹配項，設定δ[k]為高斯分布（均值為0，方差為），可得到的方差

2 系統方案建模

在第二部分已經推導出，為了減小抖動峰值，在不匹配因子給定的情況下，就是要去減小在PFD輸入端的相位誤差。在小數分頻頻率合成器嵌入混合有限脈沖(FIR)濾除噪聲技術可以減小量化噪聲，但是這種方法無法減小折疊噪聲[8]。為了對DSM量化噪聲進行抑制，必須滿足OLPF+ONF≥ODSM[8]，其中OLPF為頻率合成器環路濾波的階數，ONF為噪聲濾除器(NF)的階數，ODSM為DSM的階數。本文采用二階環路濾波器，采用的DSM的拓撲結構是MBSL-I結構。多模分頻器(MMFD)與噪NF連接共同構成一個反饋支路，而這樣連接的目的不但可以抑制DSM量化噪聲，而且還能減小折疊噪聲產生的影響。下面對NF展開分析。

這里為了便于區分與組成頻率合成器中的器件，組成噪聲濾除器的3個器件分別為壓控振蕩器 (VCO_NF)、濾波器(LPF_NF)和鑒頻鑒相器/電荷泵(PFD/CP_NF)。在其他文獻中，組成噪聲濾除器的元件的結構設計基本相同，一般設計要求是兩個壓控振蕩器增益滿足 Kvco.nf＞Kvco，濾波器帶寬滿足 Blpf.nf＜Blpf。而對于PFD/CP_NF的設計思想與PFD/CP基本一致，那就是盡量在設計的過程中使不匹配因子減小。綜上考慮，如圖3所示，在本文中的LPF_NF為二階濾波器，這樣可以減少極點帶來的影響。PFD/CP_NF的結構與PFD/CP的設計結構一樣。

圖3 二階濾波器Fig.3 2-order filter

假定噪聲濾除器的傳輸函數為HNF(s)

其中Hnf(s)=Kvco.nf·Zlpf.nf·Kpfd.nf，最后可以得出嵌入了噪聲濾除器元件后在頻率合成器輸出端的量化噪聲功率譜密度

其中 Sdsm(fm)由式(9)求得，H(s)由式(5)得出。

上述只是對DSM量化噪聲進行了分析。由圖1可知，組成噪聲濾除器有VCO和PFD/CP，因此還必須考慮噪聲濾除器對量化噪聲進行抑制的同時有沒有引進其他相位噪聲。下面對噪聲濾波器中的VCO相位噪聲以及PFD/CP_NF相位噪聲進行分析，假定噪聲濾除器中VCO相位噪聲的功率譜密度為Svco.nf(fm)[9]，可得出在頻率合成器輸出端的VCO輸出噪聲功率譜密度SVCO.NF(fm)

同理，設定噪聲濾除器中PFD/CP_NF相位噪聲的功率譜密度Scp.nf(fm)[10]，可獲得在輸出端相位噪聲功率譜密度SCP.NF(fm)。

3 仿真結果分析

本論文的DSM的拓撲結構是采用MBSL-I型，這是由于多位量化比一位量化穩定性更好、信噪比更高。另外MBSL-I型比MASH的結構設計更靈活，MBSL-I的噪聲傳遞函數為NTF(z)=(1-z-1)3(1-z-1+0.5z-2)[5]。為了直觀的進行比較，本論文主要是對嵌入噪聲濾除器的頻率合成器與傳統頻率合成器各自輸出量化噪聲進行對比。表1為傳統型和嵌入噪聲濾除器的頻率合成器各參數。假定不匹配因子ε=0.08，分頻比N+α=165.3，圖4為閉環幅頻特性，可以看出噪聲濾除器的帶寬明顯比環路帶寬寬，從幅度圖上可以看出從fm＞100 kH噪聲濾除器的幅度值相對于環路要高于10 dB。從幅度圖可以看出，偏置頻率從fm＞100 kHz到fm＜10 MHz噪聲濾除器的增益裕度低于環路傳遞函數，但是fm＞1 MHz后兩種傳遞函數增益很小，也就是說對于在高頻端，嵌入噪聲濾波器不但不會破壞系統的穩定性，而且還可以濾除帶外量化誤差。

表1 模塊參數Tab.1 Module parameters

圖4 閉環幅頻特性Fig.4 Closed-loop amplitude frequency characteristics

如圖5所示，得到嵌入噪聲濾除器的頻率合成器與傳統頻率合成器的兩種傳遞函數，在偏置fm=900 kHz處，兩種傳遞函數的幅度相差24.6 dB，與理論20×2×log(fm/fnf)=24.1 dB符合。

圖6描述的是在兩種傳遞函數下對DSM量化噪聲輸出的功率譜密度，從圖中可以看出該傳統模型在低頻端的量化噪聲有很好的抑制作用，但是隨著頻率的增大該模型對量化噪聲的抑制能力明顯減弱，對于抑制高階DSM帶外量化噪聲，嵌入噪聲濾除器的頻率合成器優于傳統頻率合成器。以上說明對于高頻段的DSM量化噪聲該模型具有優良的抑制效果。圖7為噪聲濾波器各個模塊所產生的相位噪聲在頻率合成器輸出的功率譜密度。對于VCO產生的相位噪聲在高頻段被高通濾波器濾除，低頻噪聲可由低通濾波器濾除，從圖中可以看出總得相位噪聲在高頻處的相位噪聲得到了很好的衰減。換句話說，對帶外的量化噪聲有很好的濾除作用，而且總得相位噪聲沒有發生改變。這也說明，小數分頻頻率合成器嵌入噪聲濾除器不會引進其他的相位噪聲，而且這種新型頻率合成器對帶外量化噪聲有非常好的衰減作用。

圖5 傳輸函數Fig.5 Transfer function

圖6 量化噪聲功率譜密度Fig.6 Quantization noise power spectral density

圖7 新型頻率合成器輸出噪聲功率譜Fig.7 Novel frequency synthesizer output noise PSD

4 結束語

文中首先對基于△-∑小數分頻頻率合成器中電荷泵電流不匹配引起的△-∑量化誤差展開分析和建模，進而提出了一種新型DSM量化噪聲濾除技術。通過MATLAB仿真驗證該噪聲濾除技術不僅可以對DSM帶外量化噪聲有衰減作用，而且對由于CP不匹配引起的DSM量化噪聲也有抑制效果。

[1]Arora H,Klemmer N,Morizio J C,et al.Enhanced phase noise modeling of fractional-N frequency synthesizers[J].IEEE Trans.Circuits Syst.I:Reular papers,2005,52(2):379-395.

[2]YANG Yu-Che,YU Shi-An,LIU Yu-Hsuan.A quantization noise suppression technique for fractional frequency synthesizer[J].IEEE Journal of Solid State Circuits,2006,41(11):2500-2511.

[3]Lee H,Cho J K,Lee I,et al.A△-∑ fractional-N frequency synthesizer using a wide-band integrated VCO and a fast AFC technique for GSM/GPRS/WCDM applications[J].IEEE J.Solid-State Circuits,2004,39(7):1164-1169.

[4]Yu X,Sun Y,Rhee W.An FIR-embedded noise filtering method for Δ-Σ fractional-N PLL clock generators[J].IEEE J.Solid-State Circuits,2009,44(9):2426-2436.

[5]De B,Steyaert M.CMOS Fractional-N Synthesizers Design for High Spectral Purity and Monolithic Integration[M].Norwell,MA:Kluwer,2010.

[6]Hinz M,Konenkamp I,Horneber E H.Behavioral modeling and simulation of phase-locked loops for RF front ends[C]//inProc 43rd IEEE Midwest Symp.Circuits Syst,2000:194-197.

[7]Mao Xiao-jian,Yang Hua-zhong,Wang Hui.An analytical phase noise model of charge pump mismatch in sigma-delta frequency synthesizer[J].Analog Integr Circ Sig Process.2006(48):223-229.

[8]Levantino S,Collamati L,Samori C,et al.Folding of phase noise spectra in charge-pump phase-locked loops induced by frequency division[J].IEEE Trans.Circuits Syst.II:Exp Briefs,2010,57(9):671-675.

[9]De B,Muer,Steyaert M S J.A CMOS monolithic controlled fractional-N frequency synthesizer for DCS-1800[J].IEEE J.Solid-State Circuits,2002,37(7):835-844.

[10]Maffezzoni Paolo,Levatore Salvatore.Analysis of VCO phase noise in charge-pump phase-locked loops[J].IEEE Transaction on Circuits and Systems—I:Regular Papers,2012,59(10):2165-2175.