基于FPGA的IRIG－B(DC)解碼器的設計與實現(xiàn)

陳永勝

(中國電子科技集團公司第五十四研究所，河北石家莊050081)

0 引言

隨著通信系統(tǒng)功能的增強以及系統(tǒng)復雜度的提高，通信系統(tǒng)對各個單元工作的一致性提出了要求。此時，需要引進時統(tǒng)設備用以協(xié)調系統(tǒng)在工作過程中，系統(tǒng)時間的一致性。而IRIG－B碼是在設計時統(tǒng)設備時，為了實現(xiàn)系統(tǒng)中各個工作單元的時間上的同步，所采用的標準碼型［1］。

IRIG(Inter-Range Instrumentation Group)是美國RCC(靶場司令委員會)下屬機構，它所指定的時間碼格式共有2種，第一類是并行時間碼格式，另外一類是串行時間碼格式。IRIG串行時間碼，又分為7種格式，即 IRIG －A、B、C、D、E、G 和 H，其中IRIG－B由于接口規(guī)范、使用靈活，被廣泛應用于時間信息傳輸系統(tǒng)中［2］。在實際應用中，根據(jù)距離以及不同時間精度的要求，B碼在實際傳輸中采用了2種碼型，分別為:AC碼(交流碼)和DC碼(直流碼)［3］，在本文只涉及 DC 碼。

1 IRIG－B(DC)碼格式

IRIG－B(DC)碼作為一種串行時間碼，每秒發(fā)出一個時間幀，而每幀由100個碼元組成，對應的每個碼元的碼元周期為10 ms，其碼元采用脈寬編碼，其具體編碼形式如圖1所示。

圖1 脈寬編碼碼型

圖1中，分別表示了IRIG－B(DC)碼的3種碼型。其中:“P”用于時間幀中的位置標志，其編碼脈寬為8 ms，即在10 ms的碼元周期中，取8 ms為高電平，2 ms為低電平;“1”用于在時間幀中表示二進制數(shù)“1”，其編碼脈寬為5 ms，即在10 ms的碼元周期中，取5 ms為高電平，5 ms為低電平;“0”用于在時間幀中表示二進制數(shù)“0”，其編碼脈寬為2 ms，相應的在10 ms的碼元周期中，取2 ms為高電平，8 ms為低電平。

對于IRIG－B(DC)碼的每一幀的100個碼元，可以分別編號為0 －99。其中，第 0、9、19、29、……、99號為標志位“P”，第0位碼元定義為“Pr”，用以表示時間幀開始的位置，第99位碼元定義為“P0”，表示時間幀結束的位置;第9、19、……、89位碼元分別定義為“P1”、“P2”、……、“P9”表示時間幀中間的各個標志位;其余碼元為二進制數(shù)字信息。

2 IRIG－B(DC)解碼器的設計

在IRIG－B(DC)解碼器電路設計中，以FPGA芯片作為核心處理單元，用VHDL語言通過編程自頂向下實現(xiàn)解碼功能。功能實現(xiàn)過程可以分為倍頻單元、解碼時鐘單元、解碼單元和數(shù)據(jù)輸出單元。

2.1 倍頻和解碼時鐘單元

倍頻單元，利用quartus軟件自帶的IP核ALTPLL對電路晶振輸入的10 MHz頻率源進行倍頻，生成100 MHz的頻率，以該頻率作為系統(tǒng)的主工作時鐘。

在解碼時鐘單元的作用是對100 MHz主工作時鐘進行分頻處理，從而得到解調單元所需的采樣時鐘。分頻過程可以如下公式表示:

式中，fout為解碼單元所需的工作時鐘;fmain為倍頻單元輸入的100 MHz主工作時鐘;N等于32;fcw是頻率控制字，該控制字由2部分組成，第一部分為固定系數(shù)，第二部分為補償系數(shù)。其中固定系數(shù)同過系統(tǒng)主工作時鐘與解碼單元采樣時鐘的比值計算確定;而補償系數(shù)在解碼單元生成，在解碼單元計算輸入的IRIG－B(DC)碼的碼速率與本地采樣時鐘的異步頻差生成頻率補償系數(shù)，在解碼時鐘單元對這2個系數(shù)求和，將結果作為頻率控制字，對主工作時鐘進行分頻，使輸出的采樣時鐘fout穩(wěn)定在解碼單元所需的頻率范圍之內。

2.2 解碼單元

解碼單元是解碼器的核心部分，該單元接收輸入的IRIG－B(DC)碼，從中提取時間信息，及同步的秒脈沖(pps)信號，并輸出到系統(tǒng)的下級單元。解碼過程分為幀同步過程、碼元同步過程、同步校驗過程和輸出數(shù)據(jù)過程。

幀同步過程，即為捕獲IRIG－B(DC)碼時間幀的起始位置的過程。參照IRIG－B(DC)碼的幀結構，同時考慮到碼序列輸入的連續(xù)性，通常的做法是通過檢測兩幀的幀尾和幀頭的銜接位置來判斷搜幀的結果。該銜接位置形式，如圖2所示。

圖2 幀頭波形

在圖2中，“P0”為前一幀的第99位碼元，即幀尾標志位，“PR”為本幀的的第0位碼元，即幀頭標志位，也就是說，在整個B(DC)碼碼流中，只有兩幀的幀尾幀頭銜接位置，才會出現(xiàn)連續(xù)2個P標志位，如果檢測到了這2個標志位，表示捕獲時間幀成功。根據(jù)前文提到的IRIG－B(DC)碼，不同碼元編碼屬性，由于P標志位為8 ms脈寬碼，因此，捕獲時間幀起始點時可以充分利用該特性。

在編程時，可以以10 ms為一個計數(shù)單元，在此時隙范圍內，對高電平時長進行二次計數(shù)，以此作為判決碼元脈寬的結果。其具體過程是:在初始狀態(tài)下，對輸入的IRIG－B(DC)碼進行采樣，當采到第一個高電平時，幀同步時間計數(shù)器開始計數(shù)，結合采樣頻率計入10 ms的時長，與此同時，幀同步判決計數(shù)器在同一個采樣時鐘下開始計錄高電平的時長，當幀同步時間計數(shù)器計滿10 ms后，觀察幀同步判決計數(shù)器中的數(shù)值，如果計數(shù)時長為8 ms，則判決該碼元為“P”標志位。如果能夠檢測到連續(xù)2個“P”標志位，則將幀同步寄存器置為高電平，表示時間幀捕獲成功?？梢赃M行下級提取時間數(shù)據(jù)單元。

當時間幀捕獲成功之后，可以進行數(shù)據(jù)判決過程。與幀同步類判決似，當采到第一個高電平后，啟動碼元同步時間計數(shù)器，同樣以10 ms為一個計數(shù)單元，在此時隙范圍內，對高電平時長進行二次計數(shù)，以此作為判決碼元脈寬的結果。當高電平時長在(2 ms，8 ms)范圍內，則將碼元同步寄存器置為高電平，表示碼元同步判決成功。針對具體數(shù)值，當碼元同步判決計數(shù)器計入的時長為8 ms時，表示當前碼元為“P”標志位;當碼元同步判決計數(shù)器計入的時長為5 ms時，表示當前碼元為二進制數(shù)據(jù)“1”;當碼元同步判決計數(shù)器計入的時長為2 ms時，表示當前碼元為二進制數(shù)據(jù)“0”。

幀同步之后，在捕獲時間幀數(shù)據(jù)的過程中，同時需要引入數(shù)值寄存器，和索引寄存器，數(shù)值寄存器在碼元同步判決有效后，記錄當前碼元的數(shù)值，同時索引寄存器則記錄當前碼元的索引序號，即該碼元在時間幀中的對應位置。需要說明的是，當索引寄存器記錄的索引值為9、19、29和89時，需要判決與之對應的碼元脈寬，如果該脈寬值不是8 ms，即不是標志位“P”，則將幀同步寄存器置為低電平，表示系統(tǒng)出現(xiàn)碼元同步的誤判，需要重新捕獲時間幀。

除幀同步判決之外，解碼單元還引入幀失步判決和采樣頻率判決。其中，幀同步判決是需要引入低電平計數(shù)器，該計數(shù)器在啟動碼元同步判決時間計數(shù)器之前，對低電平時長進行連續(xù)計數(shù)，如果低電平連續(xù)時長達到10 ms，則將幀同步寄存器置為低電平，表示系統(tǒng)出現(xiàn)幀同步的誤判，需要重新捕獲時間幀。而采樣頻率判決過程既是頻率補償系數(shù)的生成過程，其目的是校驗本地采樣時鐘與輸入IRIG－B碼的碼時鐘之間的頻差，依此生成頻率補償系數(shù)，去調整解碼單元的采樣時鐘。

在同步判決正確得條件下，當索引寄存器記錄完第98位數(shù)據(jù)，將秒脈沖使能寄存器置為高電平，在此高電平狀態(tài)下，對第99位的碼元脈寬進行判決，如果得到的脈寬值為8 ms，則開啟秒脈沖捕獲窗口，在此窗口中，將隨后輸入的IRIG－B碼碼流中的第一個電平上升沿作為觸發(fā)電平，啟動輸出的秒脈沖(pps)。索引寄存器記錄完第98位數(shù)據(jù)，同時也表示串行數(shù)據(jù)提取完成，此時，可以將數(shù)值寄存器中的串行數(shù)據(jù)轉換為8 bit并行數(shù)據(jù)送到數(shù)據(jù)輸出單元。

2.3 數(shù)據(jù)輸出單元

數(shù)據(jù)輸出單元的功能是將解碼單元輸出的8 bit數(shù)據(jù)，按照協(xié)議的幀結構組成串行數(shù)據(jù)流，通過異步串口送到系統(tǒng)的下級單元。

3 試驗及結果

設計方案用 Altera公司的 cycloneⅡEP2C35F484I8芯片實現(xiàn)。在電路中，F(xiàn)PGA芯片接收到輸入的的IRIG－B(DC)碼碼流，在芯片內部通過解碼，提取時間數(shù)據(jù)及秒脈沖信號(PPS)。其解碼結果可以用quartus軟件自帶的SignalTapⅡLogic Analyzer模塊通過JTAG總線，實時采樣獲得。其采樣結果如圖3所示。

在圖3中，data01為輸入的IRIG－B碼信號，data02為解碼器同步后輸出的秒脈沖信號，data03為脈沖捕獲窗口，該捕獲窗口的寬度應該覆蓋時間幀的第0位標志位碼元，在data03為高電平，表示捕獲秒脈沖使能有效的條件下，通過data01“PR”標志位的上升沿觸發(fā)，將data02置為高電平，輸出秒脈沖信號，其脈沖寬度由聯(lián)試協(xié)議確定。Data04～data07為解碼后的得到時間信息。其中，data04為秒信息，data05為分鐘信息，data06為小時信息，data07為當前天數(shù)。根據(jù)data04數(shù)據(jù)可以看出解碼過程中，每隔1 s時鐘跳變輸出一次，跳變發(fā)生在前一幀數(shù)據(jù)碼元采樣結束時刻。

圖3 仿真結果

4 結束語

采用FPGA芯片進行IRIG－B(DC)時間碼解碼器的設計，在芯片內部通過編程實現(xiàn)所有邏輯功能，這樣在解碼過程中可以很方便地實現(xiàn)時間幀的捕獲、同步跟蹤以及數(shù)值判決等過程。因此可以較準確地提取間信息和秒脈沖。同時也可以通過計數(shù)計算，將本地工作時鐘與系統(tǒng)時鐘進行比較，將比較結果作為幀同步判決的時間基準。可以看出，采用FPGA芯片設計IRIG－B(DC)碼解碼器有利于簡化電路，使功能操作靈活簡單，并能夠提供較精確的時間信息。經過實驗表明，該解碼器具有較高的可靠性、準確性和實用性。

［1］ 盧韋明．基于 FPGA的B碼設計［J］．今日電子，2012(10):57－58．

［2］ 周國平，屈少君，韓亮．IRIG－B時間格式碼產生解調電路的設計［J］．陜西科技大學學報，2012，30(2):87 －89．

［3］ 吳煒，周燁，黃子強．FPGA實現(xiàn)IRIG－B(DC)編碼和解碼的設計［J］．電子設計工程2010，18(12):162 －164．

［4］ 鄭海生，周富大，朱洪興．IRIG－B碼解碼編碼卡［J］．電子測量技術，2005(6):88－89．

［5］ 雒俊鵬．基于FPGA的IRIG－B(DC)碼產生電路設計［J］．電子設計工程，2010，18(5):146 －148．

［6］ 吳旻，劉進進，王紅光．高精度IRIG－B碼對時解碼模塊的設計與實現(xiàn)［J］．工業(yè)控制計算機，2012，25(1):88－91．

［7］ 張斌，張東來，王超．基于FPGA的IRIG－B(DC)碼同步解碼設計［J］．測控技術，2008，27(2):45 －47．

［8］ 熊立智，唐普英．基于FPGA的IRIG－B解碼電路設計與實現(xiàn)［J］．通信技術，2010，43(8):231 －232．

［9］ 張建春，任記達．基于FPGA的IRIG－B碼調制解調實現(xiàn)［J］．現(xiàn)代導航，2012(4):305－308．

［10］吳衛(wèi)，陳建軍，宋虎．基于FPGA的IR IG－B碼解碼器的實現(xiàn)［J］．雷達與對抗，2009(3):37－40．

［11］楊保平，郭文峰，卜格鴻，唐斌．基于FPGA的IRIG2B碼解碼器設計［J］．裝備指揮技術學院學報，2005，16(6):79－82．