低功耗8-bit 200MSPS時間交織流水線ADC

摘要：本文介紹了一款低功耗8位200MSPS的模數轉換器。ADC是由時間交織和逐級遞減技術來實現低功耗的。流水級和放大器的設計保證了低電流下滿足工藝、電壓、溫度（PVT）變化。本ADC采用0.35μm 雙層多晶硅柵三層金屬的CMOS工藝，在200MHz采樣頻率和41MHz輸入信號頻率下達到47.7dB的SNDR。在3V的電源電壓下功耗僅為120mW，不包括輸出緩沖器。本文網絡版地址：http：//www.eepw.com.cn/article/197924.htm

關鍵詞：低功耗；流水線；時間交織；逐級遞減。

DOI： 10.3969/j.issn.1005-5517.2013.12.020

移動無線通信系統是模擬數字轉換器的主要應用。高性能的交流特性，主要包括信噪比（SNR）和無雜散動態范圍（SFDR），能夠提供更好的無線通信覆蓋率，更多的載波，更好的質量和可靠性。功耗和面積對于移動無線通信系統也非常重要。

在多種ADC中，流水線ADC是最適合做高速高精度的。目前的設計趨勢是在低功耗下實現高性能。運放共享及開關運放技術被廣泛地應用于降低功耗上[1-3]。但是此技術只適合低速ADC。本文中采取的一些技術可以在不犧牲性能的情況下來節省功耗。該ADC在200MSPS，輸入信號頻率為41MHz時達到47.7dB的信噪比，電流僅為40mA。

論文的組織如下：第二章介紹流水線ADC的結構。第三章介紹了流水級、放大器和基準產生電路等的具體結構。第四章給出最終的測試結果。

流水線ADC有兩個通道，每個通道都工作在100MHz下，包括5個1.5 bit流水級和一個3bit flash ADC。傳統的轉換器。第一級流水級一般為多位數，例如3.5bit或4.5bit。但在文中采用的是1.5bit的。其中有兩個原因：第一，文中ADC是時間交織的。它有兩個通道，任何不匹配都會降低性能。第一級的多位數會引起比1.5bit更多的失配，因為多位數相對于1.5位會有更多的電容和開關。第二，在8位100MHz ADC中放大器功耗不大，所以第一級選取多位數并不比采用1.5bit和逐級遞減技術的更省功耗。系統結構如圖1所示。

流水線ADC中還有基準源和時鐘等。基準源必須滿足PVT變化，所以要仔細設計符合要求；時鐘發生器為所有流水級提供時鐘，時鐘偏移會嚴重影響性能。時鐘的驅動必須設計適當，如果驅動太大會消耗過多的功耗，而版圖中會有很多寄生電容，所以為保證性能要留一些裕度。

如圖2所示，對于電荷轉移結構來說，第一個和最后一個交叉點總是位于-1/2 和 1/2處，但輸出幅度會被？影響。對于電容翻轉式結構，第一個和最后一個交叉點會被 影響，但是輸出幅度不會被？影響。在電荷轉移結構的-1/4 和1/4處的跳變高度相對電容翻轉式結構來說更接近Vref，分別為0.95Vref和0.9Vref。流水線ADC一般采用冗余位用來校正。如果失調只發生在第一級（假設其他級都是理想的且都是2bit），那么校正過程如圖3所示。

因為交叉點總是都在-1/2 和1/2處，且1/4 或-1/4處的跳變高度比電容翻轉式的大，電荷轉移結構能更好的實現校正。

當？是正數時，電荷轉移結構會造成失碼，但是對比于電容翻轉結構在交叉點和跳變電的偏差，失碼引起的誤差對性能造成的影響較小。圖4給出不同電容失配情況下兩種結構SNDR的變化。

放大器

本電路采用的不是傳統的兩級放大器。第一級是共源放大器，第二級是共源共柵放大器，如圖5所示。

跟跟傳統二級放大器比有兩個優點。第一，其增益要比傳統結構的高。因為第二級放大器是共源共柵放大器，所以輸出阻抗大，進而增益也大。第二，因為第二級是輸出級，所以輸出級的極點是主極點。通過仔細的設計，可以使主極點遠離第一級的非主極點。這就意味著不需補償，減小了負載電容，所以與傳統放大器比，更小的電流可以獲得更高的帶寬。這對低功耗設計非常重要[6]。

這里選用了開關電容共模負反饋，因為它相對連續時間共模負反饋更穩定。這里有一個改動，即增加了SD1和SD2兩個開關。此設計減小了電荷注入和時鐘饋通的影響，所以電容C1和C2被的取值可以C3和C4一樣而不是遠大于C3和C4。這種結構可以實現更高的速度。

根據計算，增益和帶寬的要求可以通過公式計算得到，因為電路中一個通道是8位100MSPS的，所以其增益要求為61dB，帶寬要求為794MHz。仿真結果如圖7所示。

其他電路

為了降低功耗，本設計采取了其它的一些功耗降低技術。首先，逐級遞減技術被應用于本設計中。在流水線ADC中，前級的要求要比后級更嚴格，因為后級產生的誤差會被前級的增益縮放。所以后級的電路并不需要前級電路那么嚴格的性能要求，例如放大器，開關和采樣電容。它們都可以以一個合適的因子進行縮放。在本設計中，縮放因子為3/4，2/4，6/16，4/16；其次，對SH和MDAC電路中的開關數目進行了優化，相對于傳統結構，本設計用到的開關數目更少，減小了對時鐘驅動能力的要求。

本文設計了一個8-bit 200MSPS的流水線ADC。應用了時間交織和逐級遞減技術。流水級，放大器和基準產生電路都經過仔細的設計來保證在PVT變化時的性能。該流水線ADC工作在200MHz采樣頻率，41MHz信號頻率下時，SNDR為47.7dB，在不包括output buffer的情況下電流消耗為40mA。