用FPGA實(shí)現(xiàn)LED大屏幕的掃描

鄭寶華 韓桂杰 孫萬(wàn)懿

(1.吉林化工學(xué)院，吉林 吉林132022；2.吉林信息工程學(xué)校，吉林 吉林132022)

0 引言

LED 大屏幕是由許多相互獨(dú)立的發(fā)光二極管排列而成的，由于發(fā)光管的離散性，決定了其發(fā)光控制和驅(qū)動(dòng)只能以數(shù)字方式進(jìn)行[1]。大屏幕的顯示控制方式可以靜態(tài)驅(qū)動(dòng)也可以動(dòng)態(tài)掃描驅(qū)動(dòng)。相比較而言，動(dòng)態(tài)掃描驅(qū)動(dòng)方式可以節(jié)省大量的硬件成本，所以，一般情況下均采用動(dòng)態(tài)掃描驅(qū)動(dòng)方式。為了能顯示穩(wěn)定的圖像，對(duì)掃描電路的速度要求很高，特別是實(shí)現(xiàn)灰度控制時(shí)，要求就更高了。所以，精心地設(shè)計(jì)掃描電路是提高圖像穩(wěn)定性的關(guān)鍵。

本文給出了以FPGA 器件為核心的大屏幕動(dòng)態(tài)掃描電路，其數(shù)據(jù)點(diǎn)時(shí)鐘可達(dá)20MHz 。提高了圖像的穩(wěn)定性，并且使每個(gè)掃描單元可控制較大面積的屏體。

1 屏體顯示電路

屏體顯示電路俗稱 “燈板”，最常用的是采用8*8 LED 點(diǎn)矩陣構(gòu)成。這就決定了掃描行周期只能為8 的整數(shù)倍，基于亮度和硬件成本的綜合考慮，一般采用16 行為一掃描周期[2]。發(fā)光器件選用D05881 行共陽(yáng)點(diǎn)矩陣構(gòu)成，掃描單元的每行二極管共陽(yáng)連接，由掃描電路輸出的行地址經(jīng)4：16 譯碼控制。由于掃描單元的每行二極管共陽(yáng)連接電流比較大，如果用單只大功率管子驅(qū)動(dòng)，會(huì)使局部電流很大而增加制版的難度。這里采用多支小功率P946 并聯(lián)驅(qū)動(dòng)，由于P946 在物理上是分開的，這樣可使大電流分散，并且不增加硬件成本。

行數(shù)據(jù)由掃描控制電路從顯示存儲(chǔ)器中讀出，串行輸出到燈板，當(dāng)每行數(shù)據(jù)串行發(fā)送完之后輸出鎖存信號(hào)和行地址信號(hào)。電路如圖1所示。

2 掃描電路及動(dòng)態(tài)掃描的實(shí)現(xiàn)

2.1 動(dòng)態(tài)掃描電路結(jié)構(gòu)

動(dòng)態(tài)掃描電路包括顯示存儲(chǔ)器和掃描電路，動(dòng)態(tài)掃描由FPGA 器件來(lái)控制實(shí)現(xiàn)，顯示存儲(chǔ)器由雙端口靜態(tài)存儲(chǔ)器構(gòu)成（圖2）。FPGA 要按時(shí)序形成對(duì)雙端口顯示存儲(chǔ)器讀操作，其中包括地址信號(hào)（add_1）和讀(rd)信號(hào)，讀入數(shù)據(jù)后要進(jìn)行并/串轉(zhuǎn)換后輸出到顯示電路。同時(shí)，為完成掃描顯示掃描電路要按時(shí)序形成數(shù)據(jù)移位時(shí)鐘信號(hào)（clk_1）、鎖存信號(hào)（suocun）、行地址信號(hào)（add_2），這是動(dòng)態(tài)掃描實(shí)現(xiàn)的。

傳統(tǒng)的掃描控制多由單片機(jī)構(gòu)成，筆者曾用12 片華邦的78E58（24MHz）單片機(jī)實(shí)現(xiàn)9 平方米大屏幕的掃描，雖然精心設(shè)計(jì)了指令代碼，但在掃描速度上還是捉襟見肘。采用FPGA 實(shí)現(xiàn)掃描則很容易實(shí)現(xiàn)數(shù)據(jù)點(diǎn)時(shí)鐘20MHz 或更高，并且在一片器件上可實(shí)現(xiàn)多路數(shù)據(jù)輸出，實(shí)現(xiàn)并行多路掃描，很好地改善了單片機(jī)掃描速度慢的問題，提高了顯示圖像的穩(wěn)定度。

2.2 用FPGA 實(shí)現(xiàn)動(dòng)態(tài)掃描

FPGA 的設(shè)計(jì)方法與傳統(tǒng)的數(shù)字邏輯設(shè)計(jì)方法不同，是采用自上而下的設(shè)計(jì)流程。同時(shí)，在設(shè)計(jì)過程中可通過仿真手段驗(yàn)證電路功能的正確性[3]。采用VHDL 等硬件描述語(yǔ)言的輸入方法設(shè)計(jì)，使系統(tǒng)的實(shí)現(xiàn)過程更為靈活。

本系統(tǒng)以16*32 點(diǎn)陣單元為例進(jìn)行設(shè)計(jì)并測(cè)試。頂層原理圖文件由兩個(gè)模塊構(gòu)成（圖3）。其中，74165 模塊調(diào)用了max2libmf 庫(kù)中的74165 模塊，完成數(shù)據(jù)的并/串轉(zhuǎn)換。READ_1 模塊完成讀顯示存儲(chǔ)器、 控制掃描輸出等功能。READ_1 模 塊 由VHDL 編 程[4]，實(shí) 現(xiàn) 將數(shù)據(jù)在時(shí)鐘控制下串行發(fā)送到屏體，當(dāng)一行數(shù)據(jù)發(fā)送完成之后輸出鎖存(suocun)脈沖，之后輸出掃描地址(add_2)，完成一行掃描，掃描以16 行為一掃描周期。

2.3 動(dòng)態(tài)掃描的仿真

圖4 給出了掃描控制模塊READ_1 的仿真波形，reset 復(fù)位后進(jìn)入掃描，clk 是模塊的工作時(shí)鐘，2 分頻后的clk_1 為點(diǎn)數(shù)據(jù)輸出時(shí)鐘，當(dāng)讀出的一個(gè)字節(jié)數(shù)據(jù)發(fā)送完成后顯示存儲(chǔ)器地址（add_1）增量，并輸出讀信號(hào)rd 讀取下一個(gè)字節(jié)數(shù)據(jù)。當(dāng)一行數(shù)據(jù)串行發(fā)送完成后輸出suocun 信號(hào)，將一行數(shù)據(jù)并行輸出，完成一行的掃描，同時(shí)地址（add_2）也要增量。當(dāng)掃描地址增加到第16 行（地址add_2 為F）后一個(gè)掃描周期完成，下一個(gè)周期返回到第1 行（地址add_2 為0）繼續(xù)掃描，如圖4 上51.25us 處所示。

3 結(jié)束語(yǔ)

本文給定的掃描電路點(diǎn)時(shí)鐘clk_1 為20MHz，它是普通單片機(jī)串行時(shí)鐘的20 倍。并且在同一芯片上可實(shí)現(xiàn)多路串行輸出。這樣，一片F(xiàn)PGA 可控制較大面積的屏體。通過實(shí)驗(yàn)，掃描圖像非常穩(wěn)定，充分體現(xiàn)了FPGA 器件應(yīng)用在高速、復(fù)雜數(shù)字系統(tǒng)中的優(yōu)勢(shì)。

［1］劉澤民.大屏幕視頻真彩色顯示技術(shù)[J].電子技術(shù)，1997（4）：19-21.

［2］張藝.LED 智能顯示屏驅(qū)動(dòng)顯示電路電子技術(shù)[J].1994，4.

［3］侯伯亨，股新.VHDL 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)[M].西安電子科技大學(xué)出版社，2000.

［4］甘歷.北京VHDL 應(yīng)用與開發(fā)實(shí)踐[M].出版社，2000.