一種可變位速率的位同步器的設計與仿真

江火平

（西北工業大學 明德學院，陜西 西安 710016）

位同步是在數字通信系統接收端提取碼元定時的過程[1]。位同步是數字通信系統接收端的關鍵技術，它是正確采樣判決的基礎。它的正確性直接影響到接收機的性能。位同步要求定時脈沖的頻率和相位分別等于位速率和不同判決準則下的要求 （碼元結束時刻、碼元中間或者其他時刻）。一般情況下，位同步脈沖的相位在碼元中間。

實現碼同步信息的方法通常有插入導頻法和直接法兩大類[2]。目前，直接法的應用范圍較廣。直接法是從接收的數字波形中提取它所攜帶的同步信息。它基本可分為兩種：一種是首先對接收到的基帶數據進行某種非線性變換，使新得到的脈沖序列包含碼同步信號的頻率分量，然后用窄帶濾波器等提取碼同步信號；另一種是不對數據進行非線性變換，直接利用數據流中碼元“0”、“1”之間的轉換來恢復碼同步信號。

目前，遙測體制主要是采用傳統的PCM/FM技術。隨著實際的需求，遙測系統的碼速率日益提高。這就要求高碼速率的位同步器與之相適應。如果每改變一種碼率而重新設計一種位同步器的話，這將嚴重增加開發成本。特別是在系統設計階段，需要經常修改碼速率來碼組不同的需求。

本文所提的位同步器是采用數字頻率合成器（DDS）和鎖相環（PLL）的技術實現不同碼速率的位同步，它具有良好的實用性和可實現性。

1 位同步器原理

1.1 數字鎖相環位同步器

數字鎖相環[3]（DPLL）位同步器具有體積小，成本低，可靠性高等優點，避免了模擬器件所固有的溫漂、VCO非線性、器件易飽和等缺點，因而在同步數字通信系統中得到廣泛的應用。

圖1給出了數字鎖相環位同步器原理框圖[2]。這種技術現在已廣泛應用于固定碼速率的遙測系統中。它主要由高穩定度晶振、分頻器、相位比較器、序列濾波器和控制器組成。其中，相位比較器是用來比較接收碼元和本地產生的位同步信號的相位，相位誤差信號超過要求時，產生超前或滯后脈沖，用以調整位同步信號的相位，直至滿足精度要求。序列濾波器是用來降低實際電路中的噪聲和干擾對位同步器的影響。它在提高位同步可靠性的同時，也延長了同步建立時間。在理想情況下，位同步器不使用序列濾波器，用超前或滯后脈沖分別代替減脈沖或加脈沖。控制器用來調整分頻器的輸入時鐘頻率，根據加脈沖或減脈沖指令來完成增加或減少一個時鐘。分頻器是對輸入時鐘進行分頻，可用一個計數器來實現。但是，分頻數M通常是已知的，等于晶振時鐘和碼速率的比值。晶振時鐘是高穩定度振蕩器產生的信號經過整形后形成的周期性脈沖。

圖1 數字鎖相環位同步器原理圖Fig.1 Schematic diagram of digital phase-locked loop bit synchronizer

數字鎖相環是目前使用較多的一種技術，具有工作頻率高、寬帶、頻譜質量好、控制靈活、體積小和成本低等優點，但是其頻率分辨率低、頻率建立時間長、相位噪聲性能較差和碼率適應性差。

1.2 直接數字頻率合成器

直接數字頻率合成器[4]（DDS）技術是對于一個周期正弦波連續信號，以等量的相位間隔對其進行相位和幅度抽樣，得到一個周期性的正弦信號的離散相位的幅度序列，并且對模擬幅度進行量化，量化后的幅值采用相應的數據編碼。這樣就把一個周期的正弦波連續信號轉換為一系列離散的二進制數字量，然后把這些值存入只讀存儲器ROM中，每個存儲單元的地址即是相位取樣地址，存儲單元的內容是已經量化了的正弦波幅度。這樣的一個ROM就構成了一個2π周期內相位取樣相對應的正弦函數表。對于一個連續的正弦波信號，其角頻率ω可以用相位斜率Δφ/Δt表示，即當角頻率ω為一定值時，其相位斜率Δφ/Δt也是一個定值。此時，正弦波形信號的相位與時間成線性關系，即φ=ω/Δt。根據這一線性關系，在一定頻率的時鐘信號作用下，通過一個線性的計數時序發生器產生的取樣地址對已得到的正弦波形存儲器進行掃描，進而周期性地讀取波形存儲器中的數據，其輸出通過數模轉換器及低通濾波就可以合成一個完整的、具有一定頻率的正弦波信號。

DDS的基本原理框圖如圖2所示。它主要由晶振時鐘源、相位累加器、波形存儲器、數模轉換器、低通平滑濾波器組成。在參考時鐘的控制下，頻率控制字K通過相位累加器得到相應的相位字，經過波形存儲器進行相位-幅度變換輸出不同的幅度編碼，再經過數模變換器得到相應的階梯波，最后經低通濾波器對階梯波進行平滑，即得到由頻率控制字K決定的連續變化的輸出波形。經過DDS合成信號的頻率穩定度和晶體振蕩器的穩定度是一樣的。

圖2 DDS原理框圖Fig.2 Schematic diagram of direct digital synthesize

當DDS正常工作時，在晶振時鐘源的控制下，相位累加器通過頻率控制字K來不斷地對該相位增量進行線性累加，當相位累加器計數量程時就會產生一次溢出，從而完成一個周期性的工作，這個工作周期即是DDS合成信號的一個頻率周期。DDS輸出信號波形的頻率和頻率分辨率可表示為：

其中，fout為輸出信號頻率，fmin為輸出信號分辨率，K為頻率控制字，N為相位累加器字長，fc為晶振時鐘源的工作頻率。

由式（1）和（2）可知，DDS輸出信號的頻率fout主要取決于頻率控制字K。但是，fout并不是任意取值。由抽樣定理知，fout的最高輸出頻率不得大于fc/2。一般，實際工作時輸出頻率小于fc/3較為合適。相位累加器字長N決定DDS的頻率分辨率。同時當N增大時，DDS輸出頻率的分辨率也越高。

DDS采用全數字化結構，具有頻率轉換時間短、頻率分辨率高、相位噪聲低等許多優點。但DDS有2個明顯的不足限制了其進一步的應用：一是合成頻率較低；二是輸出頻率雜散分量較大，頻譜純度不如鎖相環合成器PLL。

2 可變碼率位同步器

隨著計算機技術和遙測技術的快速發展，固定碼速率的碼同步器已不能適應這種需要，它要求碼同步器的碼速率可以任意設置并且連續可變，能適應多種輸入碼型，并能輸出多種碼型，以適應不同場合的遙測系統及功能要求。

DDS是一種全數字的開環系統，而PLL是一種閉環系統。它們是兩種不同的頻率合成技術，不可互相替代，只能互相補充，本文采用將二者結合的辦法，構成DDS和PLL組合系統，滿足不同碼速率的遙測系統的需求。

2.1 原理框圖

圖3給出了可變碼率同步器原理框圖。它具有DDS和PLL的優點。實際遙測系統的碼速率與頻率控制字K存在一一對應關系。在改變碼速率時，只需改變頻率控制字K即可。

圖3 可變碼率位同步器原理框圖Fig.3 Schematic diagram of variable bit rate bit synchronizer

2.2 FPGA實現

可變碼率位同步器的FPGA實現框圖[5]如圖4所示。位同步輸出時鐘有兩個時鐘信號，分別是與碼元完全同步的Clk0和與碼元相差180°的Clk180。當同步時鐘與碼元信號的相位誤差小于DDS的分辨率時，位同步器將認為是完全同步。因此，實際遙測接收系統中最好用與碼元相差180°的時鐘來采樣，這樣能確保采樣的正確性。

圖4 可變碼率位同步器的FPGA實現框圖Fig.4 Realization diagram of variable bit rate bit synchronizer using FPGA

3 仿真結果

圖5和圖6給出了不同碼率情況下的位同步器仿真圖。仿真條件為：Verilog程序[5]，Modelsim6.5軟件，晶振時鐘源頻率為fc＝100 MHz，分別對碼率為2 Mb/s和10 Mb/s的遙測系統[6]進行仿真。

圖5 2Mb/s碼同步器仿真圖Fig.5 Simulation figure of synchronizer with 2Mb/s bit rate

圖6 10Mb/s碼率仿真圖Fig.6 Simulation figure of synchronizer with 2Mb/s bit rate

由圖5和圖6可以看出，位同步器可以實現不同碼率的位同步功能，在不同碼率之間只需改變頻率控制字即可。仿真結果表明，由DDS和PLL組合成的位同步器具有很高的穩定性和可實現性。

4 結 論

采用DDS和PLL實現的位同步器可以適應不同碼速率的遙測系統的需求，這將大大降低開發成本。同時，這種位同步器可以直接通過FPGA實現，采用全數字軟件實現，可靠性高。另外，只需通過改變輸入的頻率控制字就可改變所需位時鐘頻率，具有易操作性。

[1]季仲梅，楊洪生，王大鳴.通信中的同步技術及應用[M].北京：清華大學出版社，2008.

[2]樊昌信，張甫翊，徐炳祥.通信原理[M].5版.北京：國防大學出版社，2006.

[3]Floyd M.Gardner.鎖相環技術[M].3版.姚劍清，譯.北京：人民郵電出版社，2007.

[4]曾菊容.基于FPGA和DDS技術的任意波形發生器設計[J].現代電子技術，2010（24）：98－100.ZENG Ju-rong.Design of random waveform generator based on FPGAand DDS technique[J].Modern Electronic Technology，2010（24）：98－100.

[5]周潤景，蘇良碧.基于Quartus II的數字系統Verilog HDL設計實例詳解[M].北京：電子工業出版社，2010.

[6]李英麗，劉春亭.空空導彈遙測系統設計[M].北京：國防工業出版社，2006.