彈載SAR 預(yù)處理存儲系統(tǒng)研究

張 猛，高 靜，全英匯

(1.中國空空導(dǎo)彈研究院，河南 洛陽 471009;2.西安電子科技大學(xué)，西安 710126)

0 引言

合成孔徑雷達(dá)(簡稱SAR）是一種具有二維高分辨率成像能力的雷達(dá)系統(tǒng)，在軍事和民用領(lǐng)域有著廣泛的應(yīng)用。SAR 作為一種主動式微波有源系統(tǒng)，通過波束輻照地物，能夠?qū)崿F(xiàn)全天時、全天候、遠(yuǎn)距離的對地觀察，獲得大面積的高分辨率雷達(dá)圖像。隨著星載和機(jī)載SAR 在戰(zhàn)場偵察、目標(biāo)識別、地形測繪、海洋觀測、災(zāi)情預(yù)報、農(nóng)作物評估、天體觀測等方面取得的成功應(yīng)用，彈載SAR的研究也越來越被重視，成為SAR技術(shù)應(yīng)用的又一重要方面［1］。由于在實際工程應(yīng)用中彈載SAR信號處理系統(tǒng)工作條件特殊，成像算法復(fù)雜，對硬件平臺的處理速度、存儲速度、存儲容量等都有很高的要求。針對這一要求，本文提出一種以FPGA為核心的預(yù)處理存儲系統(tǒng)，能夠?qū)崿F(xiàn)快速數(shù)據(jù)處理及大容量高速度的數(shù)據(jù)存儲，并具有回放功能，在脫機(jī)條件下實現(xiàn)成像功能。

1 預(yù)處理存儲整體設(shè)計

在SAR信號處理方案中，一般采用兩種結(jié)構(gòu)，一種是以DSP為主的信號處理方案，另一種是以FPGA為主的信號處理技術(shù)。

用DSP 進(jìn)行信號處理的優(yōu)勢是基于軟件編程(C/匯編）實現(xiàn)，修改容易，適合于實現(xiàn)復(fù)雜的信號處理算法。但是，DSP 是基于串行結(jié)構(gòu)實現(xiàn)的，所以其瓶頸在于運(yùn)算能力有限，對于運(yùn)算量巨大的SAR 成像算法一般需要多片DSP、多塊板卡并行處理實現(xiàn)，這在空間十分寶貴的彈載條件下往往不太適合。而且，當(dāng)選用高端的DSP時，如業(yè)界浮點能力最強(qiáng)的ADI 公司的TS201，其功耗相當(dāng)大，需加散熱措施，否則長時間工作后DSP 可能出現(xiàn)異常。這個問題可通過傳導(dǎo)、風(fēng)冷來解決。

以FPGA為主的信號處理技術(shù)能大大提高系統(tǒng)的信號處理能力，其優(yōu)勢是基于硬件電路，并行結(jié)構(gòu)實現(xiàn)，高端的FPGA 集成了大量的存儲模塊、乘法器、加法器，而且集成了豐富的存儲器接口以及通信接口，非常適合于大運(yùn)算量的場合，如實現(xiàn)SAR算法(典型運(yùn)算如FFT、乘加等運(yùn)算）。FPGA的功耗是與設(shè)計的硬件電路有關(guān)的。一般來講，資源用的越多功耗會越大，但是在實現(xiàn)同等任務(wù)之下，其功耗比DSP 要小得多［2-3］。

綜合考慮功耗、彈載空間、散熱及實時處理能力等方面，在本系統(tǒng)中采用以FPGA為主的信號處理方案。系統(tǒng)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)圖

根據(jù)信號處理流程，可分為預(yù)處理存儲和信息處理兩部分。預(yù)處理存儲部分采集芯片選用的是ADI公司的AD9626 對雷達(dá)回波信號進(jìn)行采樣。該芯片單通道的最高采樣速度達(dá)到250 MHz，采樣位數(shù)為12位;FPGA 選 用 Altera 公 司的 Stratix II 系 列EP2S90F1020I4N 芯片，將采樣數(shù)據(jù)進(jìn)行降采樣濾波、場景截取、脈沖壓縮等處理，并將處理結(jié)果分發(fā)到DSP中;同時，對AD 采樣的原始數(shù)據(jù)送入FLASH中進(jìn)行存儲，便于保存數(shù)據(jù)，作深一步的算法研究;另外，還定義了接收慣導(dǎo)信息的RS422 接口、與上位機(jī)通信的USB 接口及FPGA 下載調(diào)試用JTAG 接口等。信息處理部分，其DSP 選用兩片ADI 公司的TS101 芯片方位向脈壓及后續(xù)Dechirp算法，完成實時成像［4-5］。

2 FPGA 系統(tǒng)功能

作為強(qiáng)大的并行處理可編程器件，F(xiàn)PGA 在本系統(tǒng)中完成了降采樣濾波、距離向脈沖壓縮、FLASH 存儲控制、慣性導(dǎo)航參數(shù)接收解算等功能，其主要工作結(jié)構(gòu)如圖2所示。

圖2 FPGA 系統(tǒng)功能結(jié)構(gòu)圖

系統(tǒng)接收2 路帶寬為25 MHz的正交I，Q雷達(dá)回波信號，采樣率為100 MB/s，系統(tǒng)重頻為2 kHz，這樣每個重頻周期的采樣點數(shù)為1006*500－6=50000 點。采樣數(shù)據(jù)送入FPGA 之后，首先進(jìn)行2 倍濾波抽取，每個重頻的采樣點數(shù)也減少為25000 點。同時，也將AD輸出的12 bit 數(shù)據(jù)通過高位補(bǔ)零方式，將位寬擴(kuò)展為16 bit，再通過去均值運(yùn)算將無符號數(shù)據(jù)轉(zhuǎn)換為有符號數(shù)，適應(yīng)后續(xù)信號處理運(yùn)算的需要。其次，因為在每個重頻開頭時信號不穩(wěn)定及重頻結(jié)束時有其他回程信號的干擾，所以舍掉開頭和結(jié)尾4308 點采樣數(shù)據(jù)，截取每個重頻數(shù)據(jù)中間部分的16384 點，這也是和后續(xù)脈沖壓縮點數(shù)需要2的整次冪相關(guān)。最后，對16384 點做FFT，通過匹配濾波器、加漢明窗等操作完成距離向的脈沖壓縮。系統(tǒng)根據(jù)慣導(dǎo)參數(shù)計算出場景中心位置，以其為中心截取2048 點長度的距離向場景信息，在滿足算法要求的基礎(chǔ)上再一次降低數(shù)據(jù)量，并將處理結(jié)果存入DSP的外部存儲器，供DSP 進(jìn)行讀取，完成后續(xù)算法。同時，將轉(zhuǎn)換為16 位的AD 數(shù)據(jù)存入FLASH 陣列中，實現(xiàn)原始數(shù)據(jù)存儲。當(dāng)系統(tǒng)試驗完畢后，通過上位機(jī)發(fā)出回放指令，將FLASH中的數(shù)據(jù)讀入FPGA中，進(jìn)行數(shù)據(jù)處理，可以實現(xiàn)脫機(jī)成像，方便后續(xù)算法的深入研究。

2.1 脈沖壓縮

在雷達(dá)信號處理中，脈沖壓縮技術(shù)解決了測距精度和距離分辨力、測速精度和速度分辨力以及作用距離之間存在的不可調(diào)和的矛盾。在工程應(yīng)用中，一般是將線性調(diào)頻脈沖信號通過匹配濾波來實現(xiàn)［6-7］。設(shè)信號帶寬為B，脈寬為τ，幅度為A，則調(diào)頻斜率為

時寬帶寬積為

線性調(diào)頻信號的頻率特性可表示為

式中K為比例常數(shù)，使幅頻特性歸一化。在D?1時，線性調(diào)頻信號通過匹配濾波器的輸出的信號為

匹配濾波器的輸出信號的包絡(luò)可以表示為

脈沖壓縮模塊在FPGA中實現(xiàn)所占用的資源及運(yùn)算時間如表1所示。

從表1中可以看出，運(yùn)算時間是390.4 μs，系統(tǒng)的重頻周期為500 μs，在下一個重頻的數(shù)據(jù)達(dá)到之前有充足的時間完成上次重頻數(shù)據(jù)的運(yùn)算。

2.2 存儲功能

存儲功能由FLASH 存儲陣列和FPGA 存儲控制模塊兩部分組成，下面進(jìn)行簡要介紹。

表1 FFT 內(nèi)核資源和時間占用情況

2.2.1 存儲單元

存儲部分采用 32 片 SAMSUNG 公司的K9WBG08U1M 型芯片搭建了一個總存儲容量128GB的固態(tài)FLASH 存儲陣列，穩(wěn)定運(yùn)行的數(shù)據(jù)率達(dá)到在160 MB/s。根據(jù)芯片資料，單片K9WBG08U1M 型芯片的位寬為8 bit，其單片存儲容量為4 GB，內(nèi)部由兩個2 GB 存儲容量的小芯片組成，每一個小片由8192個塊組成，每塊分為64 頁，每頁又細(xì)分為4096*8 bit的存儲區(qū)和128*8 bit的空閑區(qū)。該存儲陣列由32塊芯片組成，每8 塊芯片采用并行操作進(jìn)行位寬拓展，總存儲容量可達(dá)128 GB，其實現(xiàn)結(jié)構(gòu)如圖3所示。

圖3 FLASH 存儲陣列結(jié)構(gòu)

存儲陣列要根據(jù)FPGA中陣列管理器發(fā)出的操作命令的不同完成不同操作，包括讀數(shù)據(jù)、讀無效塊信息、頁編程、塊擦除等。芯片執(zhí)行具體操作的時間也有所不同，而這正是考慮采用怎樣的芯片組合來實現(xiàn)存儲陣列的關(guān)鍵。根據(jù)芯片資料，最短25 ns 可以寫入一個字節(jié)。因此，芯片接口的寫入速度最高可達(dá)40 MB/s，最短頁編程時間為102.4 μs。另外，芯片快速寫周期的頁編程典型值為200 μs，最大值為700 μs，塊擦除時間為1.5 ms。上述頁編程時間與存儲速度運(yùn)算關(guān)系為:以頁編程典型值200 μs為例，每頁容量為4096*8 bit，其典型存儲速度為4096*8 bit/200 μs=20.48 MB/s。為減小數(shù)據(jù)在存儲過程中的出錯概率，通常將存儲速度控制在典型頁編程速度以內(nèi)。

考慮到系統(tǒng)采樣率、存儲過程中地址與數(shù)據(jù)切換時間及接口的最高寫入速度，以接口速度160 MB/s 進(jìn)行設(shè)計。由于兩路采樣數(shù)據(jù)均是16 bit 位寬的，單片K9WBG08U1M 是8 bit 位寬，采用8 片并行操作的方法來進(jìn)行位寬拓展將數(shù)據(jù)位寬變?yōu)?*8=64 bit。存儲過程中，通過FIFO 控制時序，每兩組IQ 數(shù)據(jù)進(jìn)行一次存儲操作，按照160MB/s 接口速度進(jìn)行存儲，每個FLASH 芯片所分擔(dān)的速度為160 MB/s/8=20 MB/s。相對于K9WAG08U1M 芯片接口的最高寫入速度(40 MB/s）和典型寫入速度(20.48 MB/s），這樣的設(shè)計目標(biāo)完全可以滿足。

2.2.2 存儲控制模塊

該系統(tǒng)的存儲控制模塊是在FPGA中實現(xiàn)，根據(jù)系統(tǒng)需要，分別對FLASH 進(jìn)行讀壞塊信息、寫操作、讀操作、擦除操作等［8］。FPGA 通過FIFO、狀態(tài)機(jī)首先送入操作命令，然后送入地址指令，最后就是根據(jù)操作的不同，讀取數(shù)據(jù)或者寫入數(shù)據(jù)，具體操作時序請參考該芯片資料。需要注意的是，無效塊信息在擦除的時候也是能被擦掉的，所以系統(tǒng)必須要能識別無效塊，保證無效塊信息的完整，特別是要注意擦除操作。這里給出存儲操作及壞塊列表更新簡要流程，如圖4所示。

圖4 存儲操作及壞塊列表更新簡要流程

3 結(jié)束語

針對彈載條件下SAR 系統(tǒng)的高處理速度、高數(shù)據(jù)存儲率、大容量存儲等要求，本文提出了一種基于FPGA的彈載SAR 預(yù)處理存儲系統(tǒng)。該系統(tǒng)采用以FPGA為主處理器的處理方案，完成降采樣濾波、距離向脈沖壓縮、場景截取、數(shù)據(jù)分發(fā)、FLASH 讀寫控制等功能，資源占用率僅為40%，功耗約為0.78 W，最終能夠?qū)崿F(xiàn)5 幅/s的實時成像速度，相比DSP為主處理器的方案具有顯著優(yōu)勢。另外，該系統(tǒng)能夠?qū)崿F(xiàn)16 位數(shù)據(jù)128 GB的大容量存儲，穩(wěn)定運(yùn)行的數(shù)據(jù)率達(dá)到在160 MB/s，能夠進(jìn)行脫機(jī)工作，為成像算法作深一步研究有重要的意義。

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