一種載波同步的實現方法

孫東張刊秦江

(西安電子工程研究所 西安 710100)

1 引言

同步是通信系統中一個重要的實際問題。當采用同步解調或相干檢測時，接收端需要提供一個與發射端調制載波同頻同相的相干載波。這個相干載波的獲取就稱為載波提取，或稱為載波同步。

在接收機中，有兩種基本的方法處理載波同步。第一種方法是插入導頻法。通常在頻域插入一個導頻信號，接收機通過提取導頻，使本地振蕩器與接收信號的載波頻率和相位同步。接收機通過一個鎖相環(PLL)獲取并跟蹤導頻分量，由于PLL具有窄帶寬，因此不會明顯受到攜帶信息信號頻率成分的影響。第二種方法是直接法，不需要傳輸導頻，直接從已調信號中恢復載波同步信號。在實踐中，這兩種方法都有所應用。但第二種方法具有一個明顯的優點，即全部發送功率分配給攜帶信息的信號傳輸[2]。

本文采用直接法實現載波同步，介紹了用FFT+PLL+CIC基于FPGA實現載波同步。通過比較用PLL+CIC技術和FFT+PLL+CIC組合技術的實現情況，來說明FFT+PLL+CIC實現載波同步的優缺點。

2 系統結構與原理

圖1為系統總體結構圖，信號通過FFT來減小本振與輸入信號載波之間的頻差，然后通過PLL實現高精度的載波同步，其主要模塊原理介紹如下。

圖1 系統結構圖

2.1 鎖相環——同相正交環法

利用鎖相環(PLL)提取載波的一種常用方法——同相正交環法如圖2所示。加于兩個相乘器的本地信號分別為壓控振蕩器的輸出信號cos(wct+θ)和它的正交信號sin(wct+θ)。

設輸入的已調信號為m(t)coswct，則

經低通濾波后的輸出為

用v7去調整壓控振蕩器輸出信號的相位，最后使穩態相位誤差減小到很小的數值。這樣壓控振蕩器的輸出v1就是所需提取的載波。

圖2 同相正交環法提取載波

對于數字電路，需要將輸入模擬信號進行AD采樣變成數字信號，然后將數控振蕩器代替壓控振蕩器，其他模塊作相應的轉化。

2.2 FFT原理及目的

FFT是DFT的快速算法，DFT的定義如下(其中WN=e－j2π/N):

其目的是實現信號時域到頻域的轉換，本文通過FFT得到信號的頻譜，從而確定輸入信號的頻率范圍，并通過修正頻率控制字來控制數控振蕩器使本振信號與輸入信號的頻差縮小到±的范圍內。其中fs為AD的采樣率，N為作FFT的點數。

2.3 CIC濾波器

CIC濾波器是無線通信中的常用模塊，一般用于數字下變頻(DDC)和數字上變頻(DUC)系統[2，3]。隨著無線通信中數據傳輸率的增加，它的應用變得尤為重要。CIC濾波器的結構簡單，沒有乘法器，只有加法器、積分器和寄存器，適合工作在高采樣率。而且，CIC濾波器是一種基于零極點相消的FIR濾波器，已經被證明是在高速抽取或插值系統中非常有效的單元。

CIC濾波器包括兩個基本組成部分:積分部分和梳狀部分。單級CIC抽取濾波器如圖3所示。其中D是設計參數，稱為微分延遲，M代表采樣率降為原來的1/M，其傳遞函數為:

其傳遞函數的幅頻響應為:

圖3 CIC抽取濾波器

隨著頻率的增加，旁瓣電平不斷減小，當DM?1時，第一旁瓣電平為2DM/3π，它與主瓣電平的差值為:

可見單級CIC濾波器的旁瓣電平較大，阻帶衰減較差。為降低旁瓣電平，可以采用多級CIC濾波器級聯的方法來實現。假設有N級級聯，則阻帶衰減為單級衰減的N倍。本文采用三級級聯CIC濾波，則其第一旁瓣與主瓣電平的差值為3×13.36=40.08dB。

為簡化運算將三級級聯CIC濾波器的實現框圖簡化如圖4所示(取D=1)。

圖4 三級級聯CIC濾波器的實現框圖

3 基于FFT+PLL+CIC利用FPGA實現載波同步

基于FFT+PLL+CIC實現載波同步其本質是首先利用FFT來實現接收信號時域到頻域的轉換，通過頻譜得到接收信號的載頻的估計值。然后通過頻率控制字控制數控振蕩器來輸出該估計載頻值的正余弦信號，接著將系統切換到鎖相環模式，利用PLL及CIC低通濾波降采樣，實現最終的載波同步和工作頻率的下降。

其實作FFT其本身是一個比較復雜的運算，也是功耗比較高的運算過程。但通過前期一小段時間的FFT處理將頻偏縮小，對后續的采樣率的降低奠定基礎。因采樣率越低，PLL能鎖定的頻差越小，所以如果沒有FFT做的前期工作，要鎖定相同頻偏實現載波同步就要有高的采樣率來保證，并且此時鎖相精度也相應變差。頻差太大，鎖相時間變長，甚至會出現失鎖。圖5為FFT+PLL+CIC實現載波同步的原理圖，定時控制器的開關切換根據FFT處理時間來定。

圖5 FFT+PLL+CIC實現載波同步的原理圖

FFT使用Xilinx的IP核實現，圖6作1024點FFT，輸入信號為16位。

其中 XN－RE[15:0]，XN－IM[15:0]為 x(n)的實部和虛部，XK－RE[26:0]，XK－IM[26:0]為 X(k)的實部和虛部。XN－INDEX[9:0]，XK－INDEX[9:0]分別為 x(n)，X(k)的序列號。START觸發FFT的開始，RFD表示x(n)的讀取狀態，BUSY表示運算進行中，DONE和EDONE表示運算結束。

Costas環路主要模塊包括NCO、CIC低通濾波、鑒相器、環路濾波器等[5]。對于NCO，在本設計中，頻率控制字選32位，采樣率400MHz，中心頻率為130MHz，則其頻率控制字為1395864371，低通濾波器的設計使用xilinx的IP核，通過Matlab中的fdatool工具生成濾波器系數實現CIC低通濾波。環路鑒相器使用一個簡單乘法器實現。環路濾波器在整個Costas環路中非常關鍵。環路濾波器數字化模型如圖7所示。

圖7中的輸入為鑒相器輸出直接得到的結果，輸出直接送到NCO模塊。K1、K2的計算公式為:

其中，ζ為環路阻尼系數，工程上一般取0.707;ωn為環路阻尼振蕩頻率，T為NCO頻率控制字的更新周期，K為環路總增益。

下面通過一個具體實例來講解FFT+PLL+CIC技術與用PLL+CIC的比較。本文采用的AD為400MHz的采樣率，如圖4所示通過三級級聯CIC濾波將采樣率降到4MHz(取M=1000)，實現低通濾波，再作1024點FFT，通過修正可以使本地信號和接收信號的頻偏縮小到4kHz范圍內(FFT作1024點是因為鎖相環在4kHz范圍是進入快捕帶)。通過理論計算和簡化運算，本例取K1=1024，K2=128，這樣就能實現[f0－2MHz，f0+2MHz]輸入信號和本地信號的同步，如圖8所示。而如果用PLL+CIC進行載波同步，其通過三級級聯CIC濾波將采樣率降到4MHz，而其能鎖定的接收信號范圍比較窄，通過實驗其載波同步動態范圍約為[f0－200kHz，f0+200kHz]，其中 f0為本地信號頻率，這里取130MHz。圖8為FFT+PLL+CIC實現載波同步的仿真圖，圖9為未實現載波同步前的信號放大圖，圖10為實現載波同步后的信號放大圖。

圖8 FFT+PLL+CIC實現載波同步進程

圖9 A段放大圖

圖10 B段放大圖

4 結束語

本文提出的FFT+PLL+CIC組合技術實現載波同步，與用PLL+CIC實現載波同步相比，其優勢是載波同步動態大，鎖相精度高。缺點是電路復雜、起始要進行預處理。本文提出的FFT+PLL+CIC組合技術實現載波同步適合頻偏較大且相對頻偏相對穩定的系統，不適合頻偏大但頻偏不穩定的系統。

[1]陳鑫，吳寧.一種適用于數控鎖相環的動態帶寬調整算法[J].電子與信息學報，2011，33(10):2500～2505.

[2]西瑞克斯(北京)通信設備有限公司編著.無線通信的MATLAB和FPGA實現[M].北京:人民郵電出版社，2009.6.

[3]姜巖峰，張東，于明.數字接收機中CIC濾波器的設計[J].電子測量與儀器學報，2011，25(8):671－675.

[4]李清泉，彭昌睿，蒲杰，鐘俊.基于FFT與PLL相結合的載波同步方法研究[J].技術與市場，2010，17(9):3 －5.

[5]付連慶，楊力生，王韜，張慶樂，馬亞寧.改進的數字 Costas環設計與實現[J].計算機工程，2011，37(17):230 －232.