試論高速數字電路的設計

【摘要】順應時代的發展，高速大規模、超大規模數字集成電路不斷涌現，在高速數字電路的設計中，需要對數字電路的噪訊干擾進行處理，要注意把握數字技術與模擬技術的融合，數字集成電路的選擇都是應該注意的問題。

【關鍵詞】高速數字集成電路

有人認為線傳播延時大于數字信號上升時間的一半才能稱得上高速數字電路，這是根據信號沿變化的速度來定義的。在高速數字電路的設計中需要從以下幾個方面來把握，防止產生各種的問題。

首先要對數字電路的噪訊干擾進行處理。因為在數字電路中我們會經常采用布爾代數的數學方法，用來描述事件之間相互的邏輯關系。和一般普通代數層面中的變量不一樣，邏輯變量則是用來描述邏輯關系中的二值變量，即用1和0這兩個值來表示對立的邏輯狀態。數字電路依照0和1的穩定情況來作為運算基礎，所以這其中就會存在噪訊界限。相對于模擬電路而言，數字電路有著非常強大的噪訊。數字電路中，數字信號因為與電流變化中磁數變化的誘導電壓的影響，電流變化就會在某個地方形成了噪訊的產生地，這又與電路長度、回路的面積息息相關。數字信號轉變時會帶來過渡性的電路，進而帶動導體產生噪訊電壓，再加上噪訊電流的流動會容易造成數字電路的誤動作。電路的阻抗越高受到外部噪訊干擾就越容易，對抗噪訊的干擾除了控制噪訊電壓以外，還應該加大結合阻抗，同時減少輸入阻抗。數字IC中如果空端子表現出open的狀態就會使阻抗變高，這進而又會導致數字電路極容易受到噪訊的誤動作干擾。所以，數字IC的空端子需要連接電阻與電源。多層板信號線的阻抗，因為導線系設在背景的表面上，所以也可以減低阻抗的效果。

其次，要注意把握數字技術與模擬技術的融合。因為LSI和IC本身的高速化，為了能夠使機器能夠同時達到正常運行的目標，所以這就難免會使得技術的競爭越來越激烈。盡管系統構成的電路不一定有clock的設計，但是毋庸置疑的是系統是否可靠必須要考量到選用電子組件、封裝技術等綜合因素上。數字或模擬電路的極其小型化、多功能化、高速化會使得小功率信號與大功率信號、低輸出阻抗與高輸出阻抗、小電流與大電流等問題常常會在同一個密封密度的電路板中出現，設計人員置身于這樣的環境就將面對如此高難度和富有設計思維的挑戰。

最后，數字集成電路的選擇上也需要注意。基本門電路是由簡單的分離元件構成，雖然設計起來比較容易簡單，但是運行和反映的速度很多時候相對較慢，負載承受的能力也較差，電氣的性能也有待進一步提高。目前使用得最為廣泛則是數字集成電路。其優點是：體積較分立元件設備小幾百倍；抗干擾能力強；故障率和功耗率都很低，輸出電阻低；輸出特性好；穩定性強。數字集成電路中又以是CMOS和TTL系列電路這兩種為主。CMOS系列器件的工作電壓在3～18 V之間，TTL系列的工作電壓是5 V，所以CMOS電路的工作范圍相對較廣，其噪聲的容限也較大，所需要消耗的功率相對較低。盡管CMOS的電路輸入端進行了保護電路的設置，但是因為限流電阻的尺寸有限和保護二極管，這就會難免使得其承受的脈沖功率和靜電電壓受到限制。CMOS電路在運輸、組裝和調試中因為不可避免的會接觸到靜電和高壓的物件，所以要保護好輸入的靜電。此外，CMOS還會產生電路鎖定效應，為了安全和方便的使用，人們一直在致力于從設計和制造上排除鎖定效應的研究。因為，集成電路的要求都比較高，需要先進行芯片的設計和程序的編制，但是更多的時候在使用現成數字電路中進行了簡單的分析，這是非常不夠的。專用的集成電路是一種新型的邏輯器件，因為其具有靈活性和通用性的特點，所以成為了對數字系統進行設計和研制的首選器件。總的來說，數字電路在今后的發展中還有廣闊的空間，但是其基礎知識不會發生改變，如何進行進一步的改進，這就迫切需要新型的數字人才去發現并改進當中不大完善的地方，完善和彌補電路中的每一個缺點和不足，使得當中各個部分和環節都能發揮最大的作用。

最后數字電路系統設計也需要從原理方案出發，把整個系統按照一定的標準和要求劃分成若干個單元電路，將各個單元電路間的連接方式和時序關系確定下來，在這個前提下進行數字電路系統的實驗，最終完成總體電路。數字系統結構由時基電路、控制電路、子系統、輸出電路、輸入電路五部分構成，當中數字系統的核心是控制系統。數字電路系統的設計有分析系統要求、設計子系統、系統組裝和系統安裝調試等步驟組成。數字電路系統的設計也不是一次兩次就能完成，需要設計人員進行反復的測試。

參考文獻

[1]黃得勇.高速電路設計中的信號完整性研究[M].電訊技術，2004，20（2）：149-152