基于LPC1764的多道脈沖幅度分析器的電路設計

摘 要： 為解決核輻射測量的實時性問題，設計了基于ARM Cortex?M3內核的LPC1764處理器、CPLD和高速A/D轉換等芯片構造多道脈沖幅度分析器的電路系統，該系統使用CPLD對高速A/D轉換數據進行處理，實現脈沖甄別和尋峰；使用LPC1764實現分類計數和統計并將結果通過USB上傳到計算機。實際測試結果表明，各項測量數據達到了設計指標的要求，能夠滿足高速實時測量的需求。

關鍵詞： 脈沖幅度分析器； CPLD； ARM； 實時測量

中圖分類號： TN79+2?34 文獻標識碼： A 文章編號： 1004?373X（2013）15?0157?03

Circuit design of multi?channel pulse amplitude analyzer based on LPC1764

YAO Can

（School of Automation Engineering， UESTC， Chengdu 610000， China）

Abstract： In order to solve the real?time problems of nuclear radiation detection， a circuit system of multichannel pulse amplitude analyzer is designed， which is composed of ARM Cortex?M3 kernel based processor LPC1764， CPLD and high?speed A/D conversion chip. CPLD is used in the system to process the high?speed A/D data to achieve pulse screening and peak searching. LPC1764 is adopted to realize differential count and statistics， and upload the results to the computer by USB. The actual test results show that the measured data can meet the design requirements and high?speed real?time measurement demand.

Keywords： pulse amplitude analyzer； CPLD； ARM； real?time measurement

0 引 言

在核輻射測量中，核輻射探測器輸出的脈沖信號幅度和入射粒子的能量成正比關系，通過測脈沖信號的幅度就可以知道入射射線的能量。多道脈沖幅度分析器的基本原理是將脈沖幅度范圍平均分成[n]（多道脈沖幅度分析器的道數）個幅度間隔，通過將模擬脈沖信號轉化成與其幅度對應的數字量，對落在各個幅度間隔內的脈沖分別計數，經過一段時間的累積，就可得到核輻射探測器輸出的脈沖幅度的分布曲線。

目前多道脈沖幅度分析器實現方法多種多樣[1?5]，本文介紹一種基于直接采樣分析脈沖波形的多道技術的實現方法，該方法使用基于第二代 ARM Cortex?M3內核的LPC1764處理器[6?7]與CPLD相結合控制A/D采樣、脈沖幅度甄別和計數等工作，并通過USB 2.0接口將測量結果上傳到計算機進行顯示。該方法采用12位高精度高速A/D轉換芯片，采樣速率40 MHz，由于充分利用了CPLD的功能，該方法具有分析速度快、精度高、沒有分析死區等特點，而且使用的芯片少、體積小、可靠性高、性價比高。

1 多道脈沖幅度分析器的總體設計

多道脈沖幅度分析器的總體結構如圖1所示。

圖1 多道脈沖幅度分析器的總體結構

核探測器探測到輻射信號后輸出相應的脈沖信號，由于探測器輸出的脈沖信號并不是理想的指數信號，而是存在信號堆積、過零下沖、隨機噪聲等現象，需經模擬前端進行模擬處理，包括信號濾波、極?零相消、積分成形、剔除干擾、抑制噪聲、放大等。經模擬前端處理后的信號經A/D轉換電路轉換成波形數據交給CPLD完成脈沖的甄別和尋峰處理，再通知單片機獲取峰值數據，根據峰值進行分類計數。經過一段時間積累后將分類統計的結果通過USB接口上傳到計算機進行能譜顯示和分析處理。

多道脈沖幅度分析器的設計包括硬件設計和軟件設計，其中硬件設計包括模擬前端、A/D轉換電路、CPLD電路、單片機電路、USB接口電路和電源電路的設計；軟件包括CPLD程序、單片機程序和計算機的能譜分析軟件設計。

2 模擬前端及A/D轉換電路設計

模擬前端及A/D轉換電路如圖2所示，核探測器輸出的信號經過極零相消電路后送入低噪聲運放OPA843[8]進行放大，整形后送入A/D轉換芯片AD9224[9]，AD9224在40 MHz時鐘的控制下持續不斷地對信號進行采集，采集的數據直接送CPLD進行處理。其原理如圖2所示。

A/D轉換電路采用Analog Devices公司的AD9224。AD9224是一款12位高精度高速模數轉換器，由+5 V模擬電壓供電，+3 V或+5 V數字電壓供電；片內提供參考電壓和高性能的采樣保持放大器；采樣速率40 MHz，輸入信號可以采用單端輸入也可以采用差分輸入。本設計采用單端輸入直流耦合方式，輸入信號范圍為0～4 V。

3 CPLD外圍電路和片內電路設計

由于A/D轉換的速率為40 MHz，如果由單片機直接對每秒40M次的采樣數據進行處理，要通過指令完成脈沖甄別、尋峰和分類計數對單片機的性能要求較高。本設計采用CPLD和單片機相結合的方式，由CPLD完成對脈沖數據的脈沖甄別和尋峰，由單片機讀取峰值數據進行分類計數。單片機只需滿足最大脈沖速率的分類計數要求即可，因此大大降低了對單片機性能的要求。

本設計采用ALTERA公司生產的CPLD芯片MAX EPM3064[10]。EPM3064是ALTERA MAX3000A系列中的常用芯片，功耗低，具有64個宏單元和1 250個邏輯門，傳輸延時僅為4.5 ns。本設計共使用EPM3064 39個輸入輸出引腳，其中包括12位A/D轉換數據和40 MHz轉換時鐘輸入，12位脈沖甄別門限數據輸入，12位脈沖峰值數據輸出和1位峰值數據有效狀態輸出及1位有效狀態清除輸入。EPM3064的片內電路如圖3所示。

其中，lpm_compare0將脈沖信號數據與脈沖甄別門限數據進行比較以形成脈沖，并在脈沖的下降沿使READY輸出為高。lpm_compare1和lpm_latch0一起在脈沖有效時間內產生控制信號將峰值數據寫入lpm_latch1。單片機在讀取峰值數據后通過nCLR置READY輸出為低。

4 單片機及USB接口電路設計

由于本設計對單片機的性能要求不是太高，但由于采用12位A/D采樣，脈沖幅度分析最高支持4 096道，需對4 096種幅度分類計數。假設每種幅度采取32位計數，共需16 KB SRAM保存計數值。為了減少采集的脈沖多道數據上傳計算機的時間，本設計采用USB傳輸方式。

為了減小單片機及外圍電路的復雜性，本設計采用NXP公司的LPC1764單片機。LPC1764是基于第二代 Cortex?M3內核的ARM微控制器，速度高達120 MHz，片內具有128 KB FLASH存儲器和32 KB SRAM，具有豐富的片上外設。由于LPC1764的內部集成有完全兼容USB 2.0全速規范的USB Device，因此單片機及USB接口電路非常簡潔。其電路如圖4所示。

5 結 語

本文設計了通過對脈沖信號直接高速A/D采集，由LPC1764微控制器與CPLD相結合對采集到的脈沖信號數據進行多道脈沖幅度分類處理的多道脈沖幅度分析器電路，該電路全部調試通過，并連接到NaI（TI）探測器對137Cs的能譜進行了測量，測量結果達到設計指標的要求。

參考文獻

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