基于VHDL的高精度數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)

摘 要： FPGA/CPLD在數(shù)字系統(tǒng)開發(fā)的應(yīng)用日益廣泛，影響到生產(chǎn)生活的方方面面。電子計(jì)數(shù)式頻率計(jì)在各種電子測量領(lǐng)域應(yīng)用廣泛。為了降低頻率計(jì)的量化誤差，提高頻率測量精度，在Quartus Ⅱ9.0開發(fā)環(huán)境下，用VHDL語言設(shè)計(jì)了一種能在1 Hz～100 MHz頻率范圍內(nèi)使頻率測量相對量化誤差小于10-5的高精度數(shù)字頻率計(jì)，仿真結(jié)果表明，所設(shè)計(jì)的數(shù)字頻率計(jì)達(dá)到了設(shè)計(jì)精度要求，并能準(zhǔn)確顯示測量數(shù)值。最后，以Cyclone Ⅱ系列EP2C20F484C7芯片為硬件環(huán)境，驗(yàn)證了各項(xiàng)設(shè)計(jì)功能的正確性。

關(guān)鍵詞： VHDL； 頻率測量； 量化誤差； EP2C20F484C7

中圖分類號： TN710?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2013）18?0144?04

0 引 言

FPGA/CPLD在數(shù)字系統(tǒng)設(shè)計(jì)中的廣泛應(yīng)用，影響到了生產(chǎn)生活的各個方面[1?4]。在FPGA/CPLD的設(shè)計(jì)開發(fā)中，VHDL語言作為一種主流的硬件描述語言，具有設(shè)計(jì)效率高，可靠性好，易讀易懂等諸多優(yōu)點(diǎn)[3，5?6]。作為一種功能強(qiáng)大的FPGA/CPLD 數(shù)字系統(tǒng)開發(fā)環(huán)境，Altera公司推出的Quartus Ⅱ，為設(shè)計(jì)者提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便的進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程，為使用VHDL語言進(jìn)行FPGA/CPLD設(shè)計(jì)提供了極大的便利[7]。

頻率計(jì)作為電子技術(shù)中一種常用的電子測量儀器，有著廣泛的應(yīng)用，以往的電子計(jì)數(shù)式頻率計(jì)大多數(shù)是采用單元電路或單片機(jī)技術(shù)進(jìn)行設(shè)計(jì)的。本文在Quartus Ⅱ9.0開發(fā)環(huán)境下，用VHDL語言設(shè)計(jì)了一種高精度電子計(jì)數(shù)式頻率計(jì)，較傳統(tǒng)的單元電路設(shè)計(jì)更靈活，同時(shí)大大簡化了電路結(jié)構(gòu)的復(fù)雜性，提高了電路的穩(wěn)定性。為了提高頻率測量精度，使量化誤差小于10-5，本文設(shè)計(jì)的頻率計(jì)采用了雙路計(jì)數(shù)器，在1 Hz～100 MHz的頻率范圍內(nèi)的量化誤差均滿足設(shè)計(jì)要求。

1 頻率計(jì)原理及其誤差分析

2 高精度頻率計(jì)的實(shí)現(xiàn)

仿真結(jié)果分析如下：

（1）測周法和測頻法能有效地實(shí)現(xiàn)對被測信號周期和頻率的測量，并能將測量數(shù)據(jù)順利的顯示在數(shù)碼管上；

（2）將待測信號的周期設(shè)定為1 234.5 ns時(shí)，測周法測出的信號周期為1 234 ns，測頻法測出的信號頻率為810 045 Hz，測量結(jié)果精度符合要求；

（3）通過sel1的高低電平，實(shí)現(xiàn)了將頻率測量或周期測量數(shù)值的顯示輸出選擇；

（4）通過sel0的高低電平，實(shí)現(xiàn)了數(shù)碼管顯示數(shù)值的高四位和低四位的選擇。

本文設(shè)計(jì)的高精度頻率計(jì)更進(jìn)一步的精度測試也可以通過仿真進(jìn)行，不再贅述。

4 結(jié) 語

本文所設(shè)計(jì)的高精度頻率計(jì)在Quartus Ⅱ9.0開發(fā)環(huán)境下進(jìn)行了仿真驗(yàn)證后，下載到Altera公司的DE1開發(fā)板中進(jìn)行了硬件驗(yàn)證，該開發(fā)板使用CycloneⅡ系列EP2C20F484C7芯片作為核心芯片，實(shí)驗(yàn)證明當(dāng)被測信號頻率在1 Hz～100 MHz范圍內(nèi)時(shí)，電路均可穩(wěn)定運(yùn)行，頻率測量精度達(dá)到設(shè)計(jì)指標(biāo)，功能完整。

參考文獻(xiàn)

[1] 康華光.電子技術(shù)基礎(chǔ)（數(shù)字部分）[M].北京：高等教育出版社，2004.

[2] 馬或，王丹利，王麗英.CPLD/FPGA可編程邏輯器件實(shí)用教程[M].北京：機(jī)械工業(yè)出版社，2006.

[3] 侯伯亨，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)[M].西安：西安電子科技大學(xué)出版社，2000.

[4] 李國麗，朱維勇，欒銘.EDA與數(shù)字系統(tǒng)設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2005.

[5] 盧毅，賴杰.VHDL與數(shù)字電路設(shè)計(jì)[M].北京：科學(xué)出版社，2001.

[6] 李志，田永清，朱仲英.VHDL的設(shè)計(jì)特點(diǎn)與應(yīng)用研究[J].微型電腦應(yīng)用，2002（10）：5?8.

[7] 周潤景，圖雅，張麗敏.基于Quartus Ⅱ的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例[M].北京：電子工業(yè)出版社，2007.

[8] 李麗娟，張壽明，付亮，等.基于CPLD/FPGA的等精度頻率計(jì)設(shè)計(jì)[J].工業(yè)控制計(jì)算機(jī)，2008（8）：73?74.

[9] 程源，祝洪峰.基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)與制作[J].電子制作，2008（1）：34?36.

[10] 劉德亮，王竹林，尉廣軍.基于FPGA高精度頻率測量儀的設(shè)計(jì)[J].河北工業(yè)科技，2010（1）：29?31.