一種解決FLASH SM9968編程出錯的設計方法

摘 要： 在計算機的使用中，發現在給個別模塊FLASH SM9968加載程序時報錯。通過進一步分析，確定了報錯的原因是由于寫信號有效時地址不穩定造成的。修改駐留在PC上的控制程序，使寫使能信號在片選使能信號有效后2 μs（軟件可調）有效，而地址穩定時間需要片選有效后200 ns，因此保證了寫信號有效之前地址已處于穩定狀態，解決了加載程序出錯的問題。

關鍵詞： FLASH SM9968； 加載程序； 寫使能信號； 片選使能信號

中圖分類號： TN702?34 文獻標識碼： A 文章編號： 1004?373X（2013）07?0138?03

0 引 言

FLASH SM9968在使用中發現有個別模塊有編程出錯的問題，經分析：導致在板編程故障的原因是片選信號有效時，地址信號不穩定。在程序中增加等待，滿足芯片寫對時序的要求。分析并解決設計階段考慮不全面的問題。在使用中發現了設計階段的不足，解決了編程出錯的問題。

1 故障定位及影響分析

用戶在通過開發系統對模塊上的FLASH編程時發現有一塊出錯，其他模塊正常。

該CPU模塊編程時與開發系統的連接方式如圖1所示，模塊編程是運行PC機上駐留的在板編程軟件通過開發系統訪問CPU模塊上的FLASH實現的。CPU模塊采用開放總線式設計，開發系統作為CPU模塊的一個總線主設備，通過總線請求獲得總線控制權，通過總線可以直接訪問CPU模塊上的資源。編程時由開發系統根據FLASH的時序要求提供數據、地址和控制信號，其訪問方式

CPU模塊與開發系統的連接示意圖

可以看出數據、地址線經過板內245、244驅動后通過CPLD接入FLASH，而控制信號經CPLD譯碼后接入FLASH。

開發系統訪問FLASH示意圖

采用用戶開發系統進行編程時，用邏輯分析儀觀察FLASH的寫過程，測量數據、地址、片選和寫信號，發現數據、地址都正確到達FLASH的相關管腳上，用出錯單元地址觸發時，得到故障單元時序關系所示。

顯示錯誤單元BA00H在寫操作的狀態下，片選信號有效時，地址線上有跳動。用邏輯分析儀多次觀察不同的出錯地址單元，當片選信號變低為有效時，地址線均處于非穩定狀態由此可以確定，導致在板編程故障的原因是片選信號有效時，地址信號不穩定。

故障單元的訪問時序圖

2 原因分析

對圖3中片選有效時信號放大后，得到波形如圖4所示，發現在片選有效后200 ns地址信號才處于穩定狀態。

訪問FALSH放大后波形

根據FLASH SM9968手冊的說明：

（1）寫操作

當[CE]和[WE]都為低電平、[OE]為高電平時，寫操作被初始化。SM9968由[CE]和[WE]共同控制寫周期。也就是說，[CE]和[WE]兩者中無論哪一個下降沿后發生，地址就在那一時刻被鎖存。同樣無論哪一個上升沿先發生，數據就在那一時刻被鎖存。當一個字節寫操作被初始化后，它就會自動在5 ms完成。

（2）[WE]控制寫周期

FLASH手冊要求的寫時序如圖5所示，寫時間要求見表1。

根據圖5和表1可知，FLASH寫過程中，寫信號有效前，要求地址保持時間[tAH]至少為50 ns，數據建立時間[tDS]至少為50 ns。

結合圖3，圖4可以看出，寫信號變低后，地址保持了28.40 ns又發生了變化，不滿足地址保持50 ns的要求，因此在地址不穩定的情況下，數據未能正確寫入指定單元單元。

FLASH手冊要求的寫時序

FLASH手冊要求的寫時間要求

[Symbol＼Parameter＼Min.＼Max.＼[tWC] /ms＼Write Cycle Time＼＼10＼[tAS] /ns＼Address Setup Time＼0＼＼[tAH] /ns＼Address Hold Time＼50＼＼[tCS] /ns＼Write Hold Time＼0＼＼[tCH] /ns＼Write Hold Time＼0＼＼[tCW] /ns＼[OE] Pulse Width＼100＼＼[tDES] /ns＼[OE] HIGH Setup Time＼10＼＼[tOEH] /ns＼[OE] HIGH Hold Time＼10＼＼[tWP] /ns＼[WE] Pulse Width＼100＼＼[tWPH] /ns＼[WE] HIGH Recovery＼100＼＼[tDV] /ns＼Data Valid＼＼1＼[tDS] /ns＼Data Setup＼50＼＼[tDH] /ns＼Data Hold＼0＼＼]

在用承制方開發系統編程時，未發現這種寫過程中發生的地址線上的跳變。

采用承制方開發系統進行在板編程時，未見異常，采用用戶開發系統進行在板編程時出現編程錯誤。通過對兩個開發系統的分析比較發現承制方使用的開發系統和用戶的開發系統有兩點不同：

（1）用戶開發系統的接口驅動芯片采用的是LS873/LS874，承制方開發系統采用的是LS373/LS374；

（2）用戶的電纜比承制方使用的長接近一倍。

分析可以得出，用戶開發系統在進行在板編程操作時，地址信號在建立過程中有波動導致寫操作錯誤。

3 改進措施

根據以上分析，針對寫信號有效時地址不穩定的狀況，認為要保證對FLASH的寫有效，就要保證寫信號有效后地址保持穩定50 ns。

CPU模塊中CPLD的FLASH控制邏輯如下：

cerom <=（ps or prog） and （ps or strb or not prog）；

werom <=（rw or prog） and （not prog or ps or strb or rw）；

其中prog 信號有效，表示處于在板編程狀態，ps和rw是開發系統訪問FLASH的控制信號，其中ps和rw信號由開發系統同一個門控制，駐留在PC上的控制程序同時使能片選和寫信號。其中ps信號也作為地址選通信號，控制地址信號的輸出。原設計中，ps和rw信號同時建立，使寫信號有效時地址同時有效，導致地址信號的建立時間不夠。

修改駐留在PC上的控制程序，使寫信號在片選有效后2 μs（軟件可調）有效，而地址穩定時間需要片選有效后200 ns，因此保證了寫信號有效之前地址已處于是穩定狀態。修改后的時序關系所示。

修改后的時序關系

修改駐留在PC上編程程序的控制流程后，采用不同的產品經過多次編程驗證，該問題得到解決。

4 結 語

設計中如考慮不周，就會出現個別FLASH編程錯誤的問題，要保證對FLASH的寫有效，就要保證寫信號有效后地址保持穩定50 ns。

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