低功耗0.18 μm 10 Gbit/s CMOS 1∶4分接器設計

潘 敏 馮 軍

(1東南大學射頻與光電集成電路研究所,南京 210096)

(2合肥工業大學計算機與信息學院,合肥 230001)

隨著社會的發展,信息交換量與日俱增,光纖通信技術已成為目前信息高速公路的主體.分接器可將信道中傳輸的串行高速信號還原為并行的多路低速信號,是光接收機以及SerDes接收機等系統中的核心模塊.近年來,隨著綠色環保節能意識的不斷加強,降低功耗成為電路設計中一個明確的重要任務.

目前,國內外10 Gbit/s以上的分接器大都采用SiGe[1],InP[2-3]等工藝,但是這些工藝制造費用普遍較高,不易代工,且設計出的電路功耗較大.而互補金屬氧化物半導體(CMOS)工藝具有成本低、集成度高、工藝容易獲得等諸多優點.隨著CMOS工藝的不斷進步,其特征頻率fT越來越高,可實現電路的工作速率也日益提高,采用不同CMOS工藝實現的高速超高速分接器不斷涌現[4-10].其中多數采用的是CML(current-mode logic)電路[4-9];文獻[4]甚至采用了低工藝的超高速設計,以說明CML電路的高速工作特性,但此設計只是以功耗換取速率.雖然也有少數電路使用了CMOS邏輯電路,但均工作在較低的速率級別[8-10],因為設計者認為CMOS邏輯電路的工作速率一般低于fT/20[11](采用0.18 μm CMOS工藝時fT大約50 GHz).如何在提高速率的同時降低功耗是分接器研究的一個熱點問題.

本文基于已在低工藝設計中使用并證實的設計理念[12],采用全CMOS邏輯電路設計實現了一種10 Gbit/s分接器,以減小功耗和芯片面積,且輸出的滿擺幅還可以提供大的噪聲裕度,省掉在系統集成中與后續低速數字電路間的電平轉換電路,實現無縫對接.

1 1∶4分接器的系統結構

1.1 基本結構選擇

分接器一般采用串行、并行、樹型3種基本結構[13].串行結構的優點在于原理和結構簡單,缺點是處理速度受限,功耗高;并行結構的優點在于工作速率高、功耗低,缺點是所需時鐘相位復雜,高階的分接系統難以實現;樹型結構的優點在于電路可以分級設計,只有第1級工作在最高速率上,且可對高低速模塊分別進行速度和功耗上的優化,從而得到低功耗和高速率間的最佳權衡.鑒于本文以低功耗和高速率為主要設計目標,因此設計的10 Gbit/s 1∶4分接器系統結構采用樹型結構(見圖1).

圖1 1∶4分接器系統結構

由圖1可知,整個1∶4分接器由數據通道和時鐘通道組成,其中數據通道由3個1∶2分接單元以及緩沖電路構成.一路速率為10 Gbit/s的輸入數據信號通過輸入緩沖進入高速分接單元,分接成2路速率為5 Gbit/s的信號,然后經過2個低速分接單元和輸出緩沖,得到4路速率為2.5 Gbit/s的信號輸出.時鐘通道由2分頻器和緩沖電路組成,頻率為5 GHz的輸入時鐘經過緩沖電路,一路送入高速分接單元,另一路送入2分頻器,得到頻率為2.5 GHz的時鐘信號,并送入低速分接單元.

1.2 半速率1∶2分接器

圖1中的1∶2分接單元采用半速率1∶2分接器,其結構見圖2.這種結構由5個鎖存器構成,其中下面2個鎖存器構成主-從D觸發器,該觸發器在時鐘下降沿采樣，然后在時鐘上升沿輸出.上面3個鎖存器構成主-從-從D 觸發器,該觸發器在時鐘上升沿采樣，然后在時鐘下降沿輸出.當時鐘頻率等于輸入數據速率的一半時,可將輸入數據的相鄰比特分接到上下2路觸發器中,并且在時鐘的上升沿同步輸出.這種結構所需時鐘的速率是輸入數據比特率的一半,降低了時鐘通道的設計難度,同時也降低了功耗.

圖2 半速率1∶2分接器結構

2 電路設計

2.1 鎖存器電路選擇

分接器電路設計中,1∶2分接器和2分頻器是其核心模塊,2分頻器采用由觸發器構成的數字分頻器結構,故鎖存器是分接器模塊和分頻器模塊中的基本單元,設計的好壞直接影響整個分接電路的性能,其速度決定了分接器的最大工作速率.在傳統的高速分接器設計中,一般采用CML鎖存器.CML電路具有全差分電路的所有優點,并能工作至高速率;但因其電源提供的是恒定電流,電路功耗尤其是低速電路的功耗不易降低,且結構復雜,需要晶體管的數目多,芯片面積大[4-6],故在改進的CML電路中,應采用減小尾電流源的電流、去除尾電流源以及分時提供電流的方法來減小功耗[7-9].另外,在部分高速芯片研究中,高速部分采用CML電路或其改進電路來實現,低速單元則采用CMOS 邏輯電路來實現;高、低速單元采用不同的設計,其間必須增加緩沖以及電平轉換電路[8-9].因此,本文采用全CMOS邏輯電路設計來實現高速分接器,充分發揮CMOS邏輯電路的優點,使得實現的電路結構簡單、功耗低、芯片面積小.

2.2 動態CMOS邏輯電路

動態CMOS邏輯電路是指依賴于將信號值暫時存儲在電路的高阻抗節點電容上的電路.電路結構比較簡單,具有較高的開關速度和較低的功耗,實現電路的芯片面積較小.動態CMOS邏輯鎖存器電路由一個傳輸門和一個反相器構成(見圖3).圖中,Cp由晶體管寄生電容組成,主要包括傳輸門的結電容和反相器的輸入電容.當CK為高電平時,傳輸門打開,輸入信號被反相輸出;當CK為低電平時,傳輸門關斷,之前采樣的信號就被保存在節點A的寄生電容Cp上.Cp上的電荷在傳輸門關斷時會因為電荷泄漏等原因丟失,造成誤碼.因此,對于這樣的動態鎖存器,存儲節點A必須周期性地刷新.

圖3 動態CMOS邏輯鎖存器

本文采用仿真軟件Candence來驗證動態CMOS邏輯鎖存器能否滿足設計速率要求.由于仿真時必須留有一定的裕量,故電路工作速率設定為6和2 Gbit/s.采用0.18 μm CMOS工藝設計的動態CMOS鎖存器分別工作在6和2 Gbit/s速率上的仿真結果見圖4和圖5.由圖可知,鎖存器輸出邏輯正確,輸出波形滿擺幅.因此,在數據通路中,電路的刷新頻率不是問題,電路設計采用動態CMOS邏輯鎖存器結構是完全可行的.同時,動態CMOS邏輯鎖存器與傳統的CML鎖存器相比,優點顯而易見:① 電路不采用恒定電流源;② 沒有靜態功耗;③ 僅需4只晶體管,較傳統的CML鎖存器至少減少了3只晶體管.這些優點都有利于實現電路的高性能和低功耗.

圖4 鎖存器工作速率為6 Gbit/s時的仿真波形

圖5 鎖存器工作速率為2 Gbit/s時的仿真波形

在動態CMOS邏輯鎖存器中,還有一個需要特別注意的問題是時鐘重疊.由動態CMOS邏輯鎖存器實現的D觸發器結構見圖6.考慮如圖7所示的時鐘波形,在CK和CKn同時為0的重疊期間,TG1的PMOS晶體管和TG2的PMOS晶體管同時導通,形成了從輸入數據d到輸出數據q的直接通路.如果0重疊的時間太長,則輸出數據q很有可能在時鐘下降沿時便跟隨輸入數據d翻轉.對于如圖7所示的正沿觸發器而言,顯然這是不希望出現的效應.同理,在CK和CKn同時為1的重疊期間也會產生類似情況.因此,對于由動態CMOS邏輯鎖存器構成的觸發器,時鐘重疊是應該避免的.

圖6 動態CMOS D觸發器

圖7 重疊時鐘的波形

2.3 時鐘緩沖電路設計

在1∶4分接器中,2分頻器輸出的是單端信號,而1∶2分接單元需要的是差分時鐘信號.因此,采用如圖8所示的時鐘緩沖電路,不但可以獲得差分時鐘信號,還可以避免時鐘重疊問題.此電路以信號通過傳輸門TG的時間來等效反相器Inv1的延遲時間,從而提供互補的時鐘信號.圖8虛框內的2個反相器形成正反饋,以提高輸出信號的轉換速度,同時保證時鐘信號的占空比為50%.

圖8 CMOS時鐘緩沖電路

3 芯片測試結果

分接器芯片采用0.18 μm CMOS工藝加工實現.芯片面積為0.475 mm×0.475 mm,芯片照片見圖9.

圖9 1∶4分接器芯片照片

采用Cascade Microtech探針測試臺、Adventest D3186脈沖信號發生器以及Tektronix MS071254C示波器對芯片進行了測試.當輸入速率為10 Gbit/s的數據0100 0000 0100 1001 0100 1111時,測試輸出的4路速率為2.5 Gbit/s的數據的邏輯波形見圖10.由圖可知,輸出信號邏輯正確.2分頻器的最高工作頻率可達5.6 GHz,其輸出頻率為2.8 GHz,輸出波形見圖11,此圖采用無限疊加眼圖模式輸出.輸入速率為10 Gbit/s、長度為231-1的偽隨機數據時,分接器輸出的一路速率為2.5 Gbit/s的數據眼圖見圖12.測試芯片在1.8 V的電源電壓下,輸出信號的擺幅為400 mV,芯片整體功耗為48.6 mW,不包含輸出緩沖的核心功耗僅為25 mW.

文獻[4-6,8]中CMOS工藝1∶4分接器與本文分接器的綜合比較結果見表1.表中功耗是指輸出信號擺幅為400 mV時得到的芯片整體功耗.由表可知,采用動態CMOS邏輯實現的分接器在芯片面積和功耗等性能指標上具有一定的優勢.

圖10 10 Gbit/s速率下的輸出邏輯波形

圖11 輸入頻率為5.6 GHz時的時鐘分頻器輸出波形

圖12 10 Gbit/s速率下的輸出信號眼圖

表1 1∶4分接器性能

4 結語

本文采用0.18 μm CMOS工藝設計實現了一種低功耗全CMOS邏輯的10 Gbit/s 1∶4分接器.分接器采用半速率樹型結構,鎖存器采用動態CMOS邏輯電路,很大程度上降低了功耗,減小了芯片面積,驗證了低功耗CMOS邏輯電路在速率為10 Gbit/s的高速分接器設計中的應用,大大提高了芯片設計的性價比,為今后低功耗高速電路設計積累了經驗,具有廣泛的產業化應用前景.

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