極低電源電壓和極低功耗的亞閾值SRAM存儲單元設計

柏 娜 馮 越 尤肖虎 時龍興

(1東南大學國家專用集成電路系統工程技術研究中心,南京 210096)

(2安徽大學電子信息工程學院,合肥 230601)

(3東南大學移動通信國家重點實驗室，南京 210096)

亞閾值區域電路是一種新興的低功耗技術．該技術通過極大限度地降低系統電源電壓至MOS晶體管亞閾值區域(VddVth)完全不同的電氣特性．很多能夠在常規電源電壓條件下正常工作的功能模塊在亞閾值區域很可能功能失效(如存儲單元)．為解決該問題,一些研究人員[1-3]提出了能夠在器件亞閾值區域工作的SRAM存儲單元．需要指出的是,隨著電源電壓的降低,靜態泄漏電流在整體電流中所占比例急劇增加．同時,隨著半導體器件集成度的提高,特征尺寸的不斷縮小,也必然引起靜態泄漏電流的增加[4]．泄漏功耗在總功耗中所占比重越來越大．特別是針對SRAM大容量模塊而言,其組成晶體管數量眾多,存儲體泄漏功耗將迅速增加．限制SRAM存儲單元的泄漏電流就顯得極其重要．如何在保證存儲體設計性能的同時降低各存儲單元泄漏電流,成為SRAM存儲體設計的重要研究方向之一[5]．文獻[6]針對常規電源電壓條件下SRAM的工作狀態提出降低其靜態泄漏電流的設計方案．但目前幾乎所有的亞閾值設計均沒有涉及限制亞閾值存儲單元泄漏電流的研究．這在一定程度上限制了設計者從亞閾值設計中進一步獲得功耗優勢．為了解決該問題，本文提出了一款可以工作在200 mV電源電壓條件下的具有自適應泄漏電流切斷機制的亞閾值SRAM存儲單元．

1 亞閾值SRAM存儲單元設計

SRAM的芯片面積和電學特性很大程度上依賴于存儲單元的組成結構和工藝指標．為滿足高集成度要求,存儲單元各組成晶體管普遍采用最小尺寸設計,這種設計方式使得各組成晶體管更易受工藝偏差的影響．在亞閾值區域時，由于噪聲容限迅速降低,各種外界干擾和工藝偏差更會嚴重惡化小幾何尺寸晶體管(特別是SRAM單元)的閾值電壓Vth的穩定性．驅動電流和閾值電壓的指數級關系使得單純的調節晶體管尺寸滿足良率需求的方式已不再適用．因此,存儲單元結構設計成為亞閾值存儲電路平衡讀寫操作、協調各失效率、滿足設計良率要求的關鍵．驅動電流和閾值電壓的指數級關系如下:

(1)

式中,n為亞閾值擺幅參數;η為DIBL系數;γ為體效應系數；VT為熱電壓,VT=kT/q,其值在室溫下約為26 mV;Isub0是VGS=Vth,W/L=1條件下獲得的特定電流;VGS為柵源電壓;VDS為漏源電壓;VSB為源體電壓．

圖1 帶自適應限制泄漏電流機制的存儲單元電路及其控制信號

本設計的可讀性由緩沖電路(N5～N7和N6～N8)保證．緩沖電路可以在讀操作過程中保護該存儲單元內存儲的信息不被破壞,進而擴展其讀靜態噪聲容限．自適應泄漏電流關斷管可以根據存儲單元的操作瞬態動態地限制泄漏電流．為了保證在各工藝角下的穩定性并且減少動態操作(讀/寫操作)和靜態操作時的泄漏電流,本設計采用可配置的控制字信號,如圖1(b)所示．可配置的外部控制字線信號WL,WWL同時保證了本設計的可寫性．上述結構使得本設計可以全部采用最小尺寸的晶體管以滿足存儲電路面積的約束,如表1所示．

表1 與其他文獻中亞閾值存儲單元的比較

2 自適應限制泄漏電流原理

自適應限制泄漏電流的原理是:亞閾值區域MOS晶體管的驅動電流隨著VGS和晶體管的閾值電壓Vth的差(器件過驅動電壓)呈指數級變化,如式(1)所示．下面以寫操作為例,描述本設計的自適應限制泄漏電流原理．

圖2 寫信號“0”至點的瞬態波形

晶體管的閾值電壓計算公式如下:

(2)

式中,Vth0是襯底偏壓為“0”時的閾值電壓;VSB為源體偏置;2φF為表面勢．

由式(2)可看出,若晶體管的源體(源極相對于襯底)電壓小于“0”(VSB≠0),則|Vth|VSB≠0>|Vth|VSB=0，即該存儲單元在寫操作瞬間正常工作．一旦寫操作完成,P3的漏源電流就隨著|Vth|P3的增長呈指數級降低．同時,P4的VGS從“0”變為一個正值．根據式(1),P4的漏源電流也隨VGS的增加呈指數級降低(對于PMOS晶體管開啟狀態要求VGS

圖3 讀、寫和保持操作的模擬波形

綜上所述,自適應切斷管P3和P4可根據本設計的操作瞬態,動態地調整自身的運行狀態進行限制泄漏電流的操作．在自適應限制泄漏電流的操作過程中,既無需額外附加輔助開關管幫助系統進入泄漏電流關斷模式,也沒有在位線上引入額外的負載,因此本文設計的亞閾值存儲單元在獲得泄漏電流降低的同時對動態功耗和讀取時間無任何損耗．

3 仿真驗證

3.1 寫操作

在亞閾值區域,由于晶體管開啟和關斷電流比(Ion/Ioff)較小、負載電容大以及受工藝偏差的影響較大,因此如何確保足夠的寫操作裕度成為SRAM設計的一個難點．文獻[11]通過在寫操作過程中關斷存儲體的電源電壓來提高寫操作能力．但是,這也降低了其他未被選中存儲單元在保持數據階段的穩定性．文獻[9]中采用反向短溝道技術增加MOS晶體管的驅動電流,考慮到存儲體的大容量應用領域,該方法引入的大面積消耗十分嚴重．故本文采用增強的WL和WWL來替代門控電源技術和反向短溝道技術[9,11]．相應的偽寫(pseudo-write)問題可采用外圍輔助邏輯來避免[12-13]．

圖4 往點寫“0”的瞬態波形

3.2 讀操作

在亞閾值區域,采用單端讀出結構的存儲單元的讀位線擺幅易受工藝偏差的影響,這使得后續邏輯部件很難識別出正確信號,導致設計失效．為解決該問題,本設計采用差分讀出方式．

3.3 保持數據

在保持操作期間,WL被置為“0”,WWL被上拉至250 mV．在此過程中,N3和N4處于開啟狀態．這樣根據存儲單元具體的存儲信息,N3～N7或N4～N8將形成一個到地的直流通路,增強存有“0”節點的拉低電位能力．相應地,也保證了本設計的保持靜態噪聲容限．

圖5給出了在相同條件下,10T[7]和本設計保持靜態噪聲容限的1 000次蒙特卡羅分析結果．從圖5中可看出,與10T[7]存儲單元相比,本設計的保持靜態噪聲容限更具優越性．這是因為在保持操作時,由于N3～N7或N4～N8所形成的一個下拉直流通路,使得本設計即使在存儲單元最差工藝角(FNSP)的情況下,仍能保證較好的保持靜態噪聲容限．

圖5 10T[7]存儲單元與本設計保持靜態噪聲容限比較

3.4 存儲單元靜態泄漏電流和動態操作電流比較

圖6給出了在充分考慮工藝偏差和器件失配的條件下,10T[7]，ST[8]和本設計的靜態泄漏電流和動態操作電流的分布．從圖6中可看出,本設計的靜態泄漏電流均值分別比10T[7]和ST[8]存儲單元的靜態泄漏電流的均值小9.0%和55.59%．10T[7]和ST[8]存儲單元的動態有效平均電流分別為592.845 pA和224.567 pA．

圖6 10T[7],ST[8]和本設計存儲單元靜態泄漏電流和動態操作電流的比較(總采樣次數為1 000)

本設計在200 mV時動態有效平均電流為154.619 pA,明顯小于文獻[7-8]中的存儲單元．這充分證明了相比于10T[7]的存儲單元僅能減少靜態操作時的泄漏電流,本設計能夠同時減少動態操作和靜態操作時的泄漏電流．與10T[7]和ST[8]存儲單元相比,本設計具有以下特點:① 靜態操作時泄漏電流的標準方差分別減少了90.0%和30.38%;② 動態操作時泄漏電流的標準方差分別減少了21.11%和58.78%．這說明,同樣是亞閾值存儲單元設計,本設計具有更好的工藝魯棒性．

4 版圖設計和測試

本文采用全定制實現方式,采用IBM 130 nm 工藝實現了一款256×32 bit的亞閾值存儲陣列．整體面積為141.4 μm×352.6 μm,如圖7所示．圖8給出了200 mV電源電壓條件下,存儲陣列讀、寫、保持操作的波形．

圖9給出了本設計的存儲陣列在不同電源電壓條件下的最大工作頻率和能耗．圖9中,在電源電壓為200 mV條件下本設計的最大工作頻率可達138 kHz．采用每周期翻轉率為50%的隨機輸入向量進行功耗測試,可以得出在電源電壓為200 mV時,本設計的總功耗(包括靜態和動態功耗)是0.13 μW,為常規六管存儲單元功耗的1.16%．

表2比較了本設計與常規存儲單元及文獻[7-8,13]中各存儲單元的性能指標．

圖7 亞閾值存儲陣列的芯片照片(單位：μm)

圖8 200 mV電源電壓下存儲陣列的工作波形圖

圖9 亞閾值存儲陣列在不同電源電壓條件下的能耗和最大工作頻率

5 結語

本文提出了一款能夠在200 mV電源電壓條件下正常工作的具有自適應泄漏電流切斷機制的亞閾值存儲單元．本設計在不提高動態功耗與不增加性能損失的前提下,可同時降低動態操作(讀/寫操作)和靜態操作時的泄漏電流,極大地降低了電路功耗．與10T[7]和ST[8]的亞閾值SRAM存儲單元相比,本設計的存儲單元具備更好的工藝魯棒性和更低的泄漏功耗．與常規六管存儲單元相比,本設計的功耗僅為六管存儲單元功耗的1.16%．

表2 本設計與常規存儲單元及文獻中存儲單元的性能比較

)

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