基于FPGA的數字中頻接收和恢復系統設計

張乾坤，田之俊

(1.西安電子科技大學電子工程學院，陜西西安 710071;2.中國電子科技集團公司第54研究所遙測遙控專業部，河北石家莊 050081)

直接數字頻率合成(Direct Digital Synthesizer，DDS)作為一種先進的信號產生技術，與傳統的頻率合成技術相比，DDS具有分辨率高、轉換速度快、功耗低和成本低等優點，經過40年的發展，已被廣泛用于數字信號處理、軟件無線電等領域。在現在的雷達系統中，高速高寬帶是現行的趨勢，傳統的并行傳輸技術由于存在碼間串擾、串音干擾和直流偏移等缺點，難以滿足高速高帶寬的傳輸要求。目前國內外有關雷達高速寬帶信號接收和恢復技術的研究很廣泛，多采用軟硬件相結合的設計方式，系統靈活，同時滿足信號實時輸出的要求。

文中討論的基于AD9957的多波形雷達信號恢復實現方案，融合了光纖通信、現場可編程門陣列(Field－Programmable Gate Array，FPGA)和 DDS等技術，具有誤碼率低、抗干擾性強、實時性強、數字化、可編程和多功能等特點。

1 系統設計方案

系統的設計結構如圖1所示。主要有光纖接收電路、FPGA單元、正交數字上變頻器(Quadrature Digital Up Conversion，QDUC)及信號調理電路組成。光纖傳輸的是已經被編碼、校驗、成幀后的數據，其接收電路主要由TLK1501電路完成，負責將光電轉換后的串行數據流轉換為并行數據。FPGA采用Altera公司帶有收發器的EP1AGX20CF484I6N，完成光纖數據的解幀、校驗和解碼，剝離出有效的數據。同時，光收發器也可直接與FPGA連接，增強了系統的靈活性。正交數字上變頻器(QDUC)采用AD9957實現，完成基帶信號的數字上變頻(Digital Up Converter，DUC)和數模轉換(Digital Analog Converter，DAC)。信號調理電路將模擬信號濾波提純。

2 TLK1501接口設計

圖1 數字中頻接收和恢復系統框圖

TLK1501是德州儀器推出的0.6～1.5 Gbit·s－1高速串行器/解串器［1］，內部集成了8b/10b編解碼模塊。TLK1501有兩種工作模式，一是收發模式，二是只發模式。在收發模式下，TLK1501的發送和接收需要嚴格的同步，如果接收側斷開，則發送端自動發送同步碼，直到接收側重新同步。在只發模式下，TLK1501只是單向發送，接收端輸出為高阻態。在實際使用中，本系統用到了TLK1501的第一種工作模式，但只用到了TLK1501的接收數據功能。在接收數據時，TLK1501的DINRXP/DINRXN管腳上的高速串行數據流經過串并轉換和10b/8b解碼后恢復成16 bit并行數據，當RX_DV為高同時RX_ER為低時，在RX_CLK上升沿時，RXD［15..0］端口輸出有效數據。應用中TLK1501的接收時序如圖2所示。

圖2 TLK1501接收時序圖

3 AD9957接口設計

AD9957是正交數字上變頻器(QDUC)系列中的第3款產品［2］，其將一個高速、直接數字頻率合成器(DDS)、一個高性能高速14位數模轉換器(DAC)、時鐘乘法器電路、數字濾波器和其他DSP功能集成在一個芯片上，可以在有線或無線通信系統中為數據傳輸提供基帶上變頻。AD9957有3種基本的工作模式:QDUC模式、插值DAC模式和單音模式，系統需要用到QDUC模式，如圖3所示。

圖3 AD9957功能框圖

3.1 串行接口設計

AD9957的配置是通過同步串行通訊端口實現的，可以方便地與多種工業用微處理器接口連接，并兼容多種同步傳輸格式。本設計通過在FPGA內部編寫同步串行通訊邏輯實現對AD9957的配置。其串行通訊周期分為兩個階段，第一階段是傳輸指令階段，將指令字寫入AD9957，指令字主要包括要訪問的寄存器地址，以及將進行的數據傳輸是讀操作還是寫操作。第二階段是數據傳輸階段，將數據從串行端口控制器向串行端口緩沖區傳輸數據，傳輸的Byte數取決與要訪問的寄存器。其時序控制圖如圖4所示。

3.2 并行接口設計

AD9957有一個18位的并行數據輸入端口，在QDUC模式下，FPGA將I/Q數據基帶數據交替的輸入到AD9957內部。基帶數據的時鐘PDCLK由AD9957提供，最高支持250 MHz的并行數據時鐘，同時也是并行數據的采樣時鐘。系統中PDCLK工作在200 MHz。AD9957在TxENABLE的上升沿準備接收第一個I字，在PDCLK的有效沿上，第一個I字被鎖存至器件，PDCLK的下一有效沿鎖存一個Q字，依次類推。需要特別注意的是:確保向器件中送入偶數個數據，因為器件必須捕捉到一個I字和一個Q字，然后才能使接收到的數據沿著信號鏈處理。

圖4 AD9957串行配置時序圖

圖5 AD9957并行接口時序圖

值得注意的是，AD9957的并行數據傳輸速度較高，容易發生調制數據時序問題，會導致I/Q基帶數據相位不平衡等問題，嚴重時，會導致調制數據錯誤［3］。因此，在進行硬件設計時，需嚴格按照AD9957的并行數據傳輸時序要求操作，必要時在FPGA內部對時序進行優化，以提高數字正交調制器的調制效果。

4 系統工作原理

FPGA是系統的核心［4］，FPGA從TLK1501中接收數據，經過處理后，將有效數據送到AD9957并行數據輸入端口，由AD9957完成信號的恢復。

系統中光纖的傳輸速率為 1.2 Gbit·s－1，在TLK1501中經過10b/8b解碼后，其有效數據的傳輸速率為960 Mbit·s－1，經過時鐘恢復，數據對齊后，轉換為16位并行數據輸出，等效并行傳輸速率為60 MHz，因此，FPGA需要為 TLK1501提供 60 MHz的配置時鐘。

TLK1501中接收到了并行數據，在FPGA中需進一步的處理，分離出幀命令字，提取有效數據，并進行CRC校驗，其信號處理流程如圖6所示。

圖6 FPGA信號處理流程

編解碼過程是面向字節，既需要將TLK1501接收到的每個16 bit數據拆解成2 Byte，再依次對每一個Byte進行處理。因此，系統設計了一個乒乓操作，其操作過程下文將詳細敘述。在數據編碼時，采用了比特填充法，即將數據中出現的每個0X7E轉變成0X7D和0X5E，每個0X7D轉變成0X7D和0X5D。解碼過程是編碼的逆過程，即將數據中兩個連續出現的0X7D和0X5D還原成0X7E，將兩個連續出現的0X7D和0X5D還原成0X7D。

循環冗余檢驗碼，是一種檢出概率高、易于硬件實現的檢錯碼。系統采用的CRC生成多項式為G(x)=x16+x12+x5+1，系統借助FPGA寄存器資源和并行處理數據時高速流水線優勢，根據數學算法上的超前位計算原理［5］，系統實現高速有效的CRC計算，很好地使資源和速度平衡。在CRC校驗正確的情況下，進行下一步處理。當前幀輸出的前25 Byte為系統的控制字，最后的2 Byte為CRC校驗的高8位和低8位，在此單獨分離出來，剩余的數據位為有效數據。

在進行數據緩存時，系統采用乒乓操作實現。提取出來的有效數據通過“輸入選擇”單元將數據流交替分配到兩個數據緩沖區，在本系統中，數據緩沖模塊采用雙口RAM實現。在第一個緩沖周期，將輸入的數據暫存到“雙口RAM1”，在第2個緩沖周期，通過“輸入選擇”單元的切換，將輸入的數據暫存到“雙口RAM2”，同時“雙口RAM1”中暫存的第1個周期數據通過“輸出選擇”單元的選擇，由AD9957控制邏輯按照時序要求并行輸出;在第3個緩沖周期通過“輸入選擇”單元的再次切換，將輸入的數據暫存到“雙口RAM1”，同時“雙口RAM2”暫存的第2個周期數據通過“輸出選擇”單元的切換，由AD9957控制邏輯時序要求并行輸出，如此循環。通過“輸入選擇”單元和“輸出選擇”單元按時鐘節拍、相互配合的切換，將經過緩沖的數據流連續地送到“數據流運算處理模塊”進行運算或處理，實現了對數據流進行流水線式的處理，完成數據的無縫緩沖與處理。

5 測試結果

在雷達中頻采集后，經過預處理，得到寬帶為20 MHz的零中頻信號，并通過光線傳輸到系統中。FPGA通過合理的配置TLK1501和AD9957，將接收到的數據上變頻到200 MHz。圖7為SignalTap邏輯分析儀采集到寬帶為20 MHz的零中頻信號時域波形圖，圖8為頻譜儀觀測到的AD9957在正交調制模式下的輸出結果，從輸出可以看出，信號中心頻率為200 MHz，信號的帶寬為20 MHz，從而驗證了系統設計的正確性。

圖7 20 MHz帶寬的零中頻信號時域波形

圖8 頻譜儀輸出

6 結束語

系統以FPGA為核心，設計了一款高速、高性能的數字中頻接收和恢復系統。本設計具有以下特點:采用光纖通信技術，實現了數字信號的實時接收，具有傳輸誤碼率低、工作性能穩定、抗干擾性強的優點［6］;采用DDS技術，實現了輸出高穩定度的數字正交調制要求［7］。FPGA較大的靈活性為系統的實現提供了保證，硬件結構簡單，功能清晰明了。但是，TLK1501依舊沒有把光線通信的優勢充分體現，EP1AGX20CF484I6內部含有光纖收發器，若用FPGA內部的光纖收發模塊，則可進一步提高傳輸速率，改善系統的性能。

［1］Texas Instrument，Inc.Datasheet TLK1501［M］.USA，Texas:Texas Instrument，Inc，2003.

［2］Analog Device lnc.Datasheet AD9957［M］.USA，Ulta:Analog Device lnc，2007.

［3］彭繼強，楊豪，王旭亮.正交調制器時序問題的分析與優化［J］.信號與信息處理，2010，40(12):15 －17.

［4］Altera，Inc.Arria GX Device Handbook［M］.USA，CA:Altera，Inc.2009.

［5］張樹剛，張遂南，黃士坦.CRC校驗碼并行計算的FPGA實現［J］.計算機技術與發展，2007，17(2):56 －58.

［6］邱昆.光纖通信導論［M］.北京:電子科技大學出版社，1995.

［7］劉大成，齊睿，沈鵬，等.基于QDUC的雷達上變頻電路的設計［J］.電子設計工程，2009，17(10):26－28.