一種低噪聲快速轉換頻率合成器的設計與實現

謝 謝

(陜西烽火電子股份有限公司，陜西寶雞 721006)

近年來，隨著超短波通信電臺向寬頻段、高跳速、多業務、多功能的方向發展，作為電臺重要組成部分的頻率合成器，承擔著為電臺提供所需本振信號和各種時鐘的關鍵作用，其帶寬、相位噪聲、轉換時間等指標直接影響電臺的通信性能［1－2］。

超短波電臺跳速的提高，要求頻率合成器轉換時間縮短，以減小信道轉換過程的開銷，有利于提高數傳速率。而目前超短波電臺應用趨勢是:多部超短波電臺和短波電臺裝于同一輛車中。為減小電臺之間的相互干擾，頻率合成器的相位噪聲指標要求也越來越高，因為通過降低合成器相位噪聲，比使用大功率共址濾波器成本低得多。因此，超短波電臺頻率合成器的發展趨勢是提高相位噪聲和鎖定時間指標。

1 總體設計方案

在傳統的單一鎖相頻率合成器中，由于鎖相倍頻在鑒相頻率放大的同時，也將噪聲同樣放大，其相噪惡化程度為20log N，其中N為分頻比［3］。因此其頻率分辨率越高，則參考頻率越低，環路進入鎖定的暫態時間就越長，相位噪聲也就越大。所以，傳統的單環PLL頻率合成器無法實現較高的頻率分辨率。而DDS具有相位噪聲低、頻率分辨率高、頻率轉換時間快等優點［4］，將DDS與PLL結合是實現高換頻速度、低相位噪聲特性的高分辨率頻率合成器的有效途徑。

頻率合成器的輸出頻率為

式中，N為DDS總的頻率字長;K為所選的頻率字;fr為參考頻率。

這種方案的頻率分辨率為

由此可見，DDS與PLL結合的設計方案頻率分辨率遠優于PLL，而輸出頻率較DDS則增加了M倍。較之單一的PLL或DDS有較好的性能。因此目前超短波頻率合成器多采用DDS與PLL結合的設計方案，雖然目前開發出很多帶小數分頻的鎖相環電路，但在方案設計上沒有DDS方便。

盡管采用DDS后可以大幅提高鑒相頻率，縮短鎖定時間，但對于幾十μs的指標要求，還必須采用其他的輔助加速鎖定措施，常用的有頻率預置法和變環路帶寬法。

頻率合成器的頻率轉換過程，分為頻率捕獲和相位跟蹤兩個階段。頻率捕獲時間和初始頻差有關，相位跟蹤時間則由環路參數決定。一般情況下，頻率捕獲時間遠大于相位跟蹤時間［4］。預置方法就是采用外部指令信號控制產生一個粗調電壓，使VCO粗調到所需頻率附近，從而縮短頻率鎖定時間。粗調電壓的數據越精確，在跳頻模式時就可以保證環路電壓越穩定，有利于縮短環路的鎖定時間。

環路帶寬越寬，則跳頻速率越快，但因此會帶來參考雜散和相位噪聲變差等問題。所以一般情況下，不采取單獨增加環路帶寬的方法來縮短鎖定時間，而通過動態地改變決定環路帶寬的相關參數來達到降低跳頻時間的目的，即變環路帶寬法。

介紹一種低噪聲快速轉換頻率合成器的設計原理和試驗結果，采用DDS與PLL結合的設計方案，同時采用頻率預置和變環路帶寬等多種輔助措施，使頻率合成器的轉換時間達到80μs，同時保證了良好的相位噪聲指標，適合超短波電臺應用。圖1為頻率合成器原理框圖，采用DDS+PLL組合的方法來實現頻率合成。

圖1 頻率合成器原理框圖

高穩定度溫補振蕩器輸入到DDS產生一個高穩定的頻率fDDS，經鎖相環電路R次分頻后得到鎖相環路的參考鑒相頻率fd。壓控振蕩器的輸出經N次分頻后得到的fN，與fd在鑒相器中進行相位比較后產生一個直流控制電壓，送入環路濾波器，得到VCO控制電壓。環路鎖定時，壓控振蕩器輸出頻率fo=Nfd=NfDDS/R。改變DDS輸出頻率fd，就可以改變輸出頻率。

采用AD公司的低功耗芯片AD9951。AD9951最高工作時鐘為400 MHz，采用了先進的CMOS技術。它結合一個片內高速、高性能DAC和比較器構成一個完全數字控制可編程頻率合成器，并具有時鐘產生功能。系統內部采用32 bit相位累加器，在數據進入正弦查找表之間被截短成19 bit，最后由內部集成的14 bit DAC產生模擬信號輸出。采用5 bit字去控制相位，允許輸出相位以 180°、90°、45°、22.5°、11.25°及其任意組合的增量改變。內部高速比較器能接受DAC輸出，以產生一個低抖動的方波，這樣使AD9951用作時鐘發生器時變得非常方便。通過外部的一個可調電阻，輸出電流的幅度可調節成10～20 mA，輸出電壓可達+1 V。同時，AD9951采用48腳表面封裝形式封裝，支持SPI兼容串口的操作，所有寄存器可以通過并行I/O口寫入，也可以通過串口寫入，如定頻、捷變跳頻等，滿足了不同設計的要求。頻率調諧、相位調節字可以以串行方式送入芯片內部。采用串行輸入方式時只需4根控制接口線，即復位線、頻率更新線、時鐘線和數據線。

PLL芯片采用具有快速鎖定和小數－N分頻功能的ADF4193［6］。ADF4193的輸出相位具有數字可編程功能，在工作頻率為2 GHz時，輸出信號相位誤差為0.5°rms，相位噪聲系數基底為－216 dBc/Hz，具有3線串行接口，同時片內具有低噪聲差動放大器。內部包括一個低噪聲的數字鑒頻鑒相器PFD和一個精確的差動充電泵。差動放大器將差動充電泵輸出轉換成一個單端電壓輸出，提供給外部的壓控振蕩器VCO。基于∑－△的小數分頻器允許可編程的小數－N分頻和4位參考計數器R。ADF4193小數－N鎖相環與外部的環路濾波器和壓控振蕩器可以實現一個完整的鎖相環路。

利用ADIsimPLL軟件對方案進行了仿真驗證，圖2為不加預置措施時從最低端跳到最高端的轉換圖，圖3為未加變帶寬措施時窄帶頻率轉換圖。圖4為加變帶寬措施時窄帶頻率轉換圖。可以看出不加預置措施時窄帶轉換很快，但寬帶轉換較慢，變帶寬明顯加速鎖定。

2 試驗結果

主要技術指標:頻率范圍190～248 MHz;頻率間隔25 kHz;輸出幅度≥5 dBm(50Ω負載);相位噪聲－100 dBc/Hz@1 kHz;－165 dBc/Hz@3 MHz;頻率切換時間≤80 us。

圖5為使用信號源測試儀5052B測量的頻率轉換測試圖，可以看出轉換時間達到了80μs的技術要求，圖6為相位噪聲測試圖，測試為200 MHz的頻譜，可以看出，雜散點較少，雜散電平很低。相位噪聲很低，達到了設計要求。

圖5 頻率轉換測試圖

3 結束語

采用DDS和PLL組合方案，用頻率預置和變環路帶寬等加速措施，通過仿真優化線路參數，兼顧了鎖定時間和相位噪聲指標，試驗結果表明，該合成器具有良好的相位噪聲和很短的鎖定時間，適合在超短波電臺中應用。

圖6 相位噪聲測試圖

［1］李文清.超短波無線電通信抗干擾技術發展趨勢研究［J］.中國科技信息，2007(22):310 －311.

［2］NEIL R.相位噪聲和抖動的概念及估算方法［DB/OL］.(2005 －04 －01)［2012 －04 －06］http//www.eetchina.com

［3］張厥勝，鄭繼禹，萬心平.鎖相技術［M］.西安:西安電子科技大學出版社，2000.

［4］費元春，蘇廣川，米紅，等.寬帶雷達信號產生技術［M］.北京:國防工業出版社，2002.

［5］Analog Device Inc.400 Msps 14 － bit，1.8 V COMS direct digital synthesizer ad9951 datasheet［M］.USA:Analog Devices Inc，2003.

［6］Analog Device Inc.Low phase noise，fast settling PLL frequency synthesizers ADF4193［M］.USA:Analog Device Inc，2005.