基于VHDL的鬧鐘控制系統

崔秋麗

（蘇州工業職業技術學院,江蘇 蘇州 215104）

1 概述

鬧鐘不僅具有數字鐘的功能，還具有定時響鈴的功能，是人們不可缺少的日常生活用品之一。鬧鐘是一個具有"時"、"分"、"秒"顯示的計時裝置，其周期為24小時，顯示滿刻度為23時59分59秒，當計時至滿刻度時，系統自動清零，開始新的一天的計時。除此之外，該系統的時間可以進行調整，當鬧鐘計數至我們預先設定的時間時，鬧鐘的鈴聲響起，以提示人們時間到了。

2 系統模塊化設計

系統總體可分為五大部分：計數模塊、分頻模塊、鬧鐘控制模塊、數碼轉換模塊以及掃描輸出模塊，如圖1所示。其中計數模塊包括"秒"位計數器（SECOND）、"分"位計數器（MINUTE）、"時"位計數器（HOUR）；分頻模塊包括分頻器（F），鬧鐘控制模塊包括鬧鐘控制器（LINGSHENG）；數碼轉換模塊包括時位輸出數碼轉換器（BCD_SHI）、分位輸出數碼轉換器（BCD_FEN）、秒位數碼轉換器（BCD_MIAO）、七段顯示碼輸出器（SE71）。鬧鐘控制系統框圖如圖1所示。

圖1 鬧鐘控制系統框圖

3 源程序代碼仿真

（一）、"秒"計數器（SECOUND）

該程序主要是對鬧鐘跳過的秒數進行計算，clk,ens為輸入信號端口，cos,times為輸出信號端口。ens具有清零功能，clk是脈沖信號，每增加一秒times數值就加一，當times為59時 cos為 1。"秒"計數器（SECOUND）對應仿真波形圖如圖2所示。當clk處于上升沿時，輸出端口times會加1。

（二）、"分"計數器（MINUTE）

該模塊的功能是實現分的計數，每當秒計數模塊的cos為1時,輸入端口ena就輸入1，輸出端口timem就加1，當timem為59時，com為1。"分"計數器對應仿真波形圖如圖3所示。

輸入端口ena輸入1，輸出端口timem就加1，當timem為59時，com為1。

（三）"時"計數器（HOUR）

該模塊的功能是實現時計數，輸入端口com為1時，輸出端口timeh就加1，當timeh為23時將恢復0并重新開始計時。"時"計數器對應仿真波形圖如圖4所示。clk_1hz輸出用于正常的計數，clk_2輸出用于七段顯示數碼管的動態掃描輸出。

（四）分頻器（F）

根據外部的輸入時鐘，將外部時鐘分成兩路信號，一路clk_1hz輸出用于正常的計數，一路clk_2輸出用于七段顯示數碼管的動態掃描輸出。對應仿真波形圖如圖5所示。輸入端口com為1時，輸出端口timeh就加1，當timeh為23時將恢復0并重新開始計時。

圖4 "時"計數器（HOUR）波形圖

圖5 分頻器（F）波形圖

（五）鬧鐘控制器（LINGSHENG）

該模塊的功能是當輸入端off為1時開啟鬧鈴功能，當時鐘的實際時間與設定的時間相等時鬧鐘鈴聲響起；當輸入端off為0時關閉鬧鈴功能。鬧鐘控制器對應仿真波形圖如圖6所示。當輸入端off為1時開啟鬧鈴功能，當時鐘的實際時間與設定的時間相等時鬧鐘鈴聲響起；當輸入端off為0時關閉鬧鈴功能。

（六）時位輸出數碼轉換器（BCD_SHI）

該模塊的功能是將輸入端口intergh的二十四進制時位計數制在輸出端口換為二進制形式。時位輸出數碼轉換器，仿真波形圖如圖7所示。輸入端口intergh的二十四進制時位計數制在輸出端口換為二進制形式，當intergh為12時轉換后的輸出為00010010。

圖6 鬧鐘控制器（LINGSHENG）波形圖

圖7 時位輸出數碼轉換器（BCD_SHI）波形圖

（七）分位輸出數碼轉換器（BCD_FEN）

該模塊的功能是將輸入端口intergm的六十進制分位計數制在輸出端口換為二進制形式。分位輸出數碼轉換器（BCD_FEN）仿真波形如圖8所示。輸入端口intergm的六十進制時位計數在輸出端口換為二進制形式，當intergm輸入為9時轉換后的輸出為00001001。

（八）秒位數碼轉換器（BCD_MIAO）程序

該模塊的功能是將輸入端口intergs的六十進制秒位計數制在輸出端口換為二進制形式。秒位數碼轉換器（BCD_MIAO）程序如下，仿真波形見圖9所示。輸入端口intergs的六十進制時位計數在輸出端口換為二進制形式，當intergs輸入為15時轉換后的輸出為00010101。

圖8 分位輸出數碼轉換器（BCD_FEN）波形圖

圖9 秒位數碼轉換器（BCD_MIAO）波形圖

（九）、七段顯示碼輸出器（SEG71）程序

該模塊的功能是將時、分、秒的具體時間通過七段數碼顯示器顯示出來，方便人們的日常使用。仿真波形如圖10所示。當輸入為0000時對應的輸出為0111111，將時、分、秒的具體時間通過七段數碼顯示器顯示。該模塊的功能是檢查時、分、秒的輸出顯示功能是否正常。

圖10 七段顯示碼輸出器（SEG71）波形圖

（十）、頂層文件圖形

頂層文件圖形如圖11所示。

圖14 頂層文件圖形

該頂層文件的功能是將各個模塊連接在一起，用以實現鬧鐘的整體功能即鬧鐘是一個具有"時"、"分"、"秒"顯示的計時裝置，其周期為24小時，顯示滿刻度為23時59分59秒，當計時至滿刻度時，系統自動清0，開始新的一天的計時。除此之外，該系統的時間可以進行調整，當鬧鐘計數至我們預先設定的時間時，鬧鐘的鈴聲響起，以提示人們時間到了。

結語

此次設計主要是以鬧鐘控制系統為目標，利用VHDL語言以及MAX+PLUSⅡ軟件，實現其計數、分頻、鬧鐘控制、數碼轉換以及掃描輸出等功能。

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