基于SRIO總線的數字信號處理系統的實現

李少龍， 高 俊， 婁景藝， 邱 昊

(海軍工程大學 電子工程學院，湖北 武漢 430033)

0 引言

語音、圖像及視頻等數據信息的傳輸對數字處理系統性能提出了很高的要求，要求傳輸系統能夠實時的、迅速的、可靠的處理接收到的信息[1]。但由于技術受限，表征系統性能好壞的CPU內核性能和CPU可用帶寬之間的差距由于發展不均衡在不斷擴大。總線頻率的提高仍然滯后于處理器頻率的增長，互連總線的性能從而成為嵌入式系統性能提高的新的瓶頸。

傳統的分級共享總線的帶寬和數據率都很低，其性能已經達到極限，不能滿足未來嵌入式系統對性能的要求。由 Freescal和 Mercury共同研發的RapidIO互連技術孕育而生。RapidIO互連架構是一種開放的高性能點對點包交換技術，具有很高的可靠性和較少的引腳數，具有較小的延遲和較大的帶寬。RapidIO總線技術主要用于系統內部互聯，并且支持芯片到芯片通信和板到板間的通信，2.0規范中已經可以實現40Gbps的帶寬。RapidIO技術能滿足嵌入式基礎設施在應用方面的廣泛要求。

1 RapidIO協議簡介

RapidIO規范是是世界上第一個嵌入式互連國際開放標準，由RapidIO行業協會支持開發，并指導 RapidIO架構的未來發展方向以及推動 RapidIO架構的應用。

RapidIO技術是一種高性能、高可靠的基于包交換的互連技術[2]。它包括 2類技術：面向高性能微處理器、網絡處理器及高性能底板互連的并行接口；面向串行背板、DSP和相關串行控制應用的串行接口。8 /16位并行鏈路主要用于系統內部互聯，適合于近距離傳輸和對延遲有嚴格要求的應用。1x/4x串行鏈路則適合傳輸距離長、引腳數目有限且對延遲要求不高的應用[3]。得到廣泛應用的是串行技術，串行和并行RapidIO具有相同的編程模型、事務處理和尋址機制。

RapidIO協議由2種實體組成：數據包和控制字符。數據包提供了終端節點間進行邏輯事務處理的接口，控制字符則為物理層提供了握手機制。RapidIO協議由邏輯層、傳輸層和物理層構成，其層次結構如圖 1所示[4]。邏輯層位于最高層，說明在 RapidIO中應用程序如何通信。傳輸層定義了RapidIO的地址空間并提供了報文在端點設備間傳輸所必要的路由信息。物理層描述設備接口級，包括器件級接口的細節。該協議最明顯的一個特點就是RapidIO采用了單一的公用傳輸層規范來相容、會聚不同的邏輯層和物理層。在任意層對事務類型進行修改或增減都不會更改到其它層的規范，具有很強的靈活可變性。這樣就使得系統的可擴展性，模塊化以及重用機制成為可能。

圖1 RapidIO三層體系結構

1個簡單的 RapidIO應用系統是圍繞交換機來組織的。他由2個基本模塊來構建：端點器件和交換器件。RapidIO端點之間不會直接連接而是通過介于兩者之間的交換機實現互聯。請求包從發起端點送往目標端點是通過交換機解釋包中的傳輸層信息，獲取目標地址，查找路由表并進行路由而完成的。這樣使得系統中的多個端點可以并行通訊，有效提高了系統的效率和可靠性。一個簡單的RapidIO交換結構如圖2所示。

圖2 簡單RapidIO交換結構

2 數字信號處理系統框架的設計

這里數字信號處理系統框架的設計是基于串行RapidIO。隨著數字業務的增加和復雜化，同樣為了便于系統維護，現在數字信號處理系統已經逐漸形成模塊化設計。整個系統由很多模塊構成，每個模塊均有數字信號處理的能力，但每個模塊根據實際需要所承擔的任務不同，這樣單板出現故障修復時不影響其他板的工作。如下圖3所示，整個數字信號處理系統由集成在RapidIO總線上的各個子系統組成。

圖3 數字信號處理系統示意

由圖3可見整個系統由一個RapidIO交換模塊和多個信號處理模塊構成。各個系統相互合作完成數字信號的處理的任務，各個模塊之間的數據交換主要通過 RapidIO交換板來完成[5]，整個系統之間的相互作用如圖4所示。

圖4 基于串行RapidIO的數字信號處理系統框架

在圖4基于串行RapidIO的互連結構中，系統中集成在信號處理模塊中的高速串行RapidIO接口都連接到RapidIO交換板，通過對交換板的配置來實現各個模塊間的高速互連[6]。RapidIO交換板是模塊間相互通信的橋梁，也是整個系統中各個模塊對外通信的樞紐。

3 數字信號處理系統的設計

這里的數字信號處理系統的設計是基于串行RapidIO總線。由圖 4可得出數字信號處理系統由信號處理模塊和RapidIO交換模塊構成。信號處理模塊相當于 RapidIO拓撲結構中的端點，RapidIO交換模塊相當于RapidIO拓撲結構中的交換器件。其中信號處理模塊數據處理功能主要有 FPGA芯片完成，RapidIO交換模塊交換功能主要由Tsi578專用芯片完成。

3.1 基于FPGA的RapidIO IP核信號處理模塊的設計

IP核是一種預定義的并經過驗證的功能模塊，他可以根據設計的需要集成到系統的設計中去。基于 IP核設計的主要特點是可重復使用已有的設計模塊，縮短設計時間，減少設計風險，并提高系統性能。利用VHDL語言實現用戶自定義邏輯并結合調用的 IP核便可實現相應的功能。Altera公司推出的支持RapidIO ?2.1規范的串行RapidIO內核可支持多大 4個通道，每個通道速率為 5GBaud。該 IP核專門針對擁有多個嵌入式收發器的Stratix系列FPGA芯片而優化。

本設計中采用的是 Altera公司的 StratixⅡGX系列FPGA芯片。StratixⅡ GX系列芯片是Altera研制的第三代集成了嵌入式收發器的FPGA。StratixⅡ GX FPGA的20個低功耗收發器工作在622 Mb/s至6.375 Gb/s工作范圍內，為需要高速串行收發器的大量應用和協議提供了完整的可編程解決方案。經過優化的收發器擁有較強的抑制噪聲能力和優秀的抖動性能，收發器能夠在長度超過40英寸的電路板和背板上進行高速數據收發工作。收發器含有的多種特性能確保在較高數據速率下實現信號完整性，同時降低系統的功耗。經過優化設計的該系列FPGA芯片，能夠為需要高速串行I/O協議的應用提供功能強大的解決方案。本方案采用 StratixⅡGX30系列芯片作為數字信號處理芯片。

根據以上的基于串行RapidIO的數字信號處理系統框架以及所選的芯片，所設計的基于 RapidIO核的信號處理模塊如圖5所示[7]。

圖5 基于RapidIO核的信號處理模塊

由圖5可見數字信號處理的流程為：中頻輸入信號 IF_AD被天線接收后經過模數轉化芯片LTC2209變為數字信號，數字信號在 FPGA芯片EP2SGX30芯片中經過混頻，濾波，降采樣以及解調之后，窄帶信號經數模轉換芯片AD5764變為音頻信號輸出，寬帶信號經數模轉換芯片AD9957變為音頻信號輸出，DSP芯片 TMS320C6416負責信號的部分處理，并與FPGA交換數據以及產生相關控制信號。當數據需要傳到其他模塊進行處理或者其他模塊信號需要本模塊的相關信息時，均通過集成在FPGA芯片中的RapidIO核進行交換，由于RapidIO核集成了嵌入式收發器，所以最終直接進行數據接收和發送的是嵌入式收發器，嵌入式收發器相當于RapidIO的物理層。

3.2 RapidIO交換結構設計

信號處理模塊之間需要相互通信時，必須有一個交換結構為他們建立鏈接線路。本方案中采用Tsi578作為SRIO交換器件，Tsi578是Tundra公司研發的第三代支持串/并行RapidIO協議的交換機，他能支持80 Gb/s的聚合帶寬。他在前Tsi568的基礎上增加了包括廣播、傳輸管理和可編程的緩存深度等新功能。該芯片可支援串行RapidIO的處理器和周邊設備。Tsi578有多達8個4x模式端口或者16個 1x模式端口，靈活的選擇端口配置，可以得到多種端口帶寬和頻率選項。借助于Tsi578系列交換機，用戶可在成本受控的情況下開發出功能強大，性能優越的系統。

本數字信號處理系統交換結構硬件實現框圖如圖6所示。該系統以Tsi578芯片為核心，同時集成了5個信號處理模塊，每個Tsi578可提供16個1x模式的 SRIO端口，由于每個模塊均使用串行RapidIO，將每個模塊連接到其中的一個1x端口上。通過對Tsi578的配置，在上電時系統自動建立路由表，完成每個端口間的鏈路的建立。

圖6 數字信號系統交換結構

4 結語

該文在串行RapidIO的基礎上提出了基于串行RapidIO的數字信號處理系統架構，使得高速數據能夠得到有效可靠地傳輸。RapidIO互連結構是一種高性能點對點的包交換技術,他所具備的高寬帶，低延遲，高可靠性能的優點為系統內部通信提供了非常好的解決方案。隨著RapidIO生態系統的建立及完善，未來RapidIO將會得到更廣泛的應用并占據更多的市場，其發展前景非常廣闊，值得國內同行深入研究。

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