基于DDS的數字IQ調制

彭龍， 田書林， 劉科

（電子科技大學自動化工程學院，四川 成都 611731）

0 引言

正交調制通過將同相分量和正交分量與兩路正交的載波信號分別調制之后相加來實現已調信號，其實現過程有模擬和數字兩種。由于外界噪聲干擾等因素的影響，模擬方法實現正交調制難以保證相位的正交性以及正交信號幅度的一致性[1]。隨著數字技術，特別是直接數字頻率合成（direct digital synthesis， DDS）技術的飛速發展，數字方法實現正交調制由于相位正交性好而得到廣泛的采用[2]。文獻[3]使用DDS芯片AD9854產生相位正交性好的載波信號，但調制過程通過模擬電路實現，降低了正交信號的幅度一致性和整個系統的抗干擾性。

本文在利用FPGA實現DDS的基礎上[4～8]，用DDS原理產生兩路相位正交性好的數字正交載波信號，設計了用于產生數字同相分量和正交分量的IQ映射模塊，最后實現了全數字的IQ調制。這種方法具有精度高、可重復性好和抗干擾能力強的特點。

1 IQ調制基本原理

調制是使信號f(t)控制載波的某一個（或幾個）參數，使被控制的參數按照f(t)的規律變化的過程。載波信號Acos(wt+θ)可供改變的參數只有振幅、頻率和相位3種。由于相位的微分即是頻率,所以載波信號的振幅和相位可以說是兩個主要的調制變量。極坐標上任意點到原點的距離和相角，正好可以用來表示載波的振幅和相位，所以，我們可以用極坐標上的點來表示載波的調制情況。極坐標方式的調制波表示方法可轉化為直角坐標方式，也就是I-Q圖。如圖1所示，載波振幅A和相位θ可由極坐標上一點表示，這一點決定的向量在橫軸和縱軸上的投影分別為I值和Q值，I為同相位(In-phase)分量，Q為90°相移(Quadrate)分量。IQ調制的表達式如下：

圖1 載波Acos(wt+θ)的I-Q圖

其中，

代表調制波形的同相分量；

代表調制波形90°相移分量；

根據公式（1）可見，IQ調制實現的原理圖如圖2所示。

圖2 IQ調制實現原理圖

2 IQ數字調制的實現方法

2.1 總體方案

IQ數字調制的實現方法如圖3所示，包括3個功能模塊，分別是IQ映射模塊、DDS載波產生模塊和乘加運算模塊。本方案的工作流程是：當選擇內部IQ源時，將二進制串行編碼輸入到IQ映射模塊中，IQ映射模塊根據需要進行的多進制數字調制映射出數字的同向分量和正交分量，產生的同相分量與正交分量與DDS載波產生模塊產生的兩路數字的正交載波信號在乘加模塊中進行乘加運算，再將運算結果經DAC數模轉換后通過過低通濾波器后便可得到IQ調制波；當選擇外部IQ源時，調制波形的同相分量與正交分量將由外部輸入并經過ADC模數轉換之后提供給乘加運算模塊，其他的操作與內部IQ源的情況一樣。

圖3 數字IQ調制的整體框圖

2.2 IQ映射模塊

IQ映射模塊如圖4所示，用于提供IQ數字調制的同相分量I信號與90°相移分量Q信號。IQ映射模塊輸出的IQ信號可分為內部源IQ信號和外部源IQ信號。當信號IQ_SRC控制I源選擇開關和Q源選擇開關選擇外部IQ源時，IQ映射模塊將外部輸入模擬的I信號與Q信號經過A/D轉換器轉換后送入后面的處理模塊，當IQ_SRC選擇內部源時，IQ映射模塊將根據具體的多進制數字調制映射出與輸入的串行二進制編碼所對應的數字I信號和Q信號。基本的映射原理是：先將需要進行數字IQ調制的多進制數字調制的星座圖上各點的同相分量I與正交方分量Q分別按用戶需要的順序存儲在各自的存儲器I值RAM和Q值RAM中，然后，將二進制串行編碼經過串并轉換后，地址映射單元再根據具體的多進制數字調制方式將串并轉換后的并行數據轉換成I值RAM和Q值RAM的地址，讀出該地址對應的I值與Q值。在本方案中，內部源的IQ映射是通過串并轉換器，地址映射單元，地址更新計數器，I值RAM和Q值RAM來實現。串并轉換器是一個串行輸入，并行輸出的移位寄存器，其寬度是根據需要實現的最多狀態的多進制數字調制狀態數量Mmax來確定的。地址映射單元根據需要實現的多進制數字調制方式在計數值為NM的地址更新計數器提供的時鐘clkupdate的驅動下讀入CP，然后將CP的低NM作為I值RAM和Q值RAM的地址AI，AQ輸出。

圖4 IQ映射模塊

地址更新計數器的模NM及clkupdate的頻率fupdate的計算方法如下：其中，M為多進制數字調制需要實現的狀態數量。

2.3 DDS載波產生模塊

DDS載波產生模塊如圖5，用于產生數字IQ調制的同相載波和90°相移載波。在本方案中，由于需要兩路具有較好正交性的數字載波信號，所以，將兩路正交的載波波形存儲在DDS的波形RAM中，波形RAM的前半部分存同相載波，后半部分存90°相移載波；將相位累加器產生的地址的高A位分為兩路，一路在高位補0作為波形RAM前半部分的讀地址，另一路在高位補1作為波形RAM后半部分的讀地址，然后將這兩路地址經過并串轉換后得到了一路(A+1)位寬的前后部分地址交替的RAM讀地址B；波形RAM輸出地址B所對應的波形樣點，波形樣點再經過串并轉換后輸出兩路正交的載波信號。由于兩路載波數據是由同一個DDS模塊產生，所以可以保證同時輸出的兩路正交載波的兩個樣點的相位偏移嚴格相等，從而保證了兩路正交載波具有非常好的相位正交性。

圖5 DDS載波產生模塊

3 實驗驗證與分析

為了驗證上述方案的可行性，本文采用“FPGA+RAM+DAC”的方案構建了200MSPS基于DDS的驗證模塊。該模塊中，波形RAM的采樣率是200MSPS，因此，經過串并轉換后，每路載波的采樣率是100MSPS。串行二進制編碼的最高碼率是1Mbps。圖6、圖7和圖8是該方案分別實現的碼率為1Kbps的BPSK調制、QPSK調制和8QAM調制。

由圖6，圖7，圖8完成的BPSK、QPSK及8QAM調制效果可以看出，基于DDS的數字IQ調制能夠可靠的實現BPSK和MPSK等多進制數字調制。

圖6 用本方案實現的BPSK波形

圖7 用本方案實現的BPSK波形

圖8 用本方案實現的8QAM波形

4 結論

目前，正交調制實現的過程主要有數字和模擬兩種。模擬電路在實現IQ調制過程中，不可避免的會引入干擾，正交信號幅度的一致性以及相位的正交性很難保證。而基于DDS的數字IQ調制，由DDS模塊產生數字的正交載波信號，用IQ映射模塊產生數字的同相分量和90°相移分量，調制過程也是用數字的乘加運算模塊來完成，因此有效的保證了IQ調制的幅度一致性和相位的正交性。

在實驗中，采用“FPGA+RAM+DAC”的結構構建的200MSPS基于DDS的驗證模塊，可實現MPSK和MQAM等多進制調制。但在數字系統中，載波及調制分量都是由有限位數的數字信號表示的，而且由于DAC的分辨率有限，在調制過程中進行乘加運算后的數據位數為了與DAC的位數一致，需要截掉低位數據。由于載波和調制分量用數字量表示時位數的有限性和運算結果數據的低位截斷而引起的誤差還需要定量分析。同時，提高DDS波形RAM和DAC的采樣率以實現對更高頻率基帶信號的IQ調制也是數字IQ調制需要繼續研究的問題。

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