高速脈沖峰值保持電路的設計

吳 寧，李正生，張 民

（第二炮兵工程大學 101教研室 陜西 西安 710025）

在能譜測量中，多道脈沖幅度分析器所測量的是脈沖的峰值幅度，但探測器輸出信號經過線性放大后的脈沖信號峰頂很窄，即使經過理想最佳濾波器[1]將窄脈沖調理成信噪比很高的高斯脈沖，仍不能滿足多道脈沖幅度分析特別是A/D轉換的要求。這時必須由脈沖峰值保持電路將脈沖峰值甄別并展寬，使脈沖的峰值保持一段時間再送入后續電路。因此，峰值保持電路又叫做模擬展寬器[2]。筆者采用集成芯片設計了一種適用于高速脈沖信號的峰值保持電路，對于100 kHz的模擬信號，峰值保持電路可以準確地采集到峰值并保持，同時向單片機發出請求中斷信號，啟動A/D轉換器。A/D轉換完成后，保持電容迅速放電，等待下一個脈沖的到來。

1 峰值保持理論

峰值保持電路具有保持和采樣2個狀態。處于采樣狀態時，電路的輸出始終跟隨輸入信號；處于保持狀態時，電路的輸出保持著前一次采樣結束前瞬間的輸入模擬量[3-5]。在高速脈沖峰值采集過程中，為保證A/D轉換精度，在轉換過程中其輸入信號變化量不能大于1/2 LSB。假設輸入信號Vi=Vmsinωt，則 Vi的最大變化率為

當A/D轉換器的分辨率為n位，轉換時間為tc時，為保證A/D轉換器的正常工作，則

由上式可得輸入信號所允許的最大頻率為

設8位A/D轉換器的轉換時間tc=100 μs，代入上式計算可得，A/D轉換器的所允許的最大輸入信號頻率fmax=6 Hz。為獲取高頻的脈沖信號峰值，必須在信號輸入A/D轉換器之前對其峰值進行保持。

傳統的峰值保持電路原理圖如圖1所示，由集成運算放大器，二極管和電容構成。圖2為其工作波形，其中波形1為輸入信號波形，波形2為開關K1打開后峰值保持的波形。

圖1 傳統峰值保持電路原理圖Fig.1 Schematic diagram of traditional peak hold circuit

圖2 工作波形Fig.2 Work waveform

在傳統的峰值保持電路中，輸入信號通過由運算放大器組成的電壓跟隨器后向保持電容充電，直到充到輸入電壓的最大值。在理想情況下，保持電容可以保持輸入信號的峰值電壓，但是實際中二極管的反向電阻不是無窮大，電路下一級也存在電阻并且保持電容存在漏電。從頻域來看，二極管和保持電容組成的網絡積分非線性大、動態范圍小且存在極點，由于二極管內部電阻不是恒定值，極點的位置不固定。通過這樣的電路采集到的峰值信號，不能夠滿足高速脈沖信號處理的要求。為了克服以上缺點，前人做了大量工作，其中文獻[6-8]設計了由肖特基二極管和跨導放大器組成的峰值保持電路，取得了較好效果，但是仍存在對于高速窄脈沖信號響應不靈敏、精度低等不足。本文旨在提出并設計一種適用于高速脈沖信號的峰值保持電路。

2 電路原理

圖3是峰值保持電路原理圖，該電路主要由幅度判別、波形采樣、峰值保持、電荷泄放等部分組成，幅度判別采用高速低功耗電壓比較器LM311實現，電壓上閾、下閾由可調精密電位器分壓獲得。由于LM311輸出端集電極開路，將U1，U2輸出端接上拉電阻可實現 “線與”功能；采用National Semiconductor公司的采樣保持芯片LF398實現采樣/保持功能，其控制端可直接接于TTL、CMOS邏輯電平，LOGIC引腳電平決定電路處于采樣/保持狀態。模擬開關MAX4541接收單片機控制信號，控制保持電容C3、C4充放電。若輸入信號Vi幅度處于上下閾之間，U1、U2同時輸出高電平，“線與”后得到高電平送到U5的LOGIC管腳，U5處于采樣狀態，輸出OUT1跟隨輸入信號Vi變化。峰值沒有到來時，OUT1Vi，U3輸出高電平，產生上升沿，D觸發器U4被觸發，/Q輸出低電平，U6處于保持狀態，將OUT1輸出的峰值保持住，并送至A/D轉換器；同時Q輸出高電平，向單片機發送中斷信號，通知單片機峰值到來，單片機收到中斷信號后啟動A/D轉換。A/D轉換完成后，單片機向D觸發器發出清零信號，同時控制模擬開關U7閉合，保持電容C3，C4放電，等待下一個脈沖的到來。

圖3 峰值保持電路原理圖Fig.3 Schematic diagram of peak hold circuit

3 電路調試

3.1 保持電容的選取

保持電容對于電路精度具有很大影響。電容及其容值的選擇應綜合考慮下降誤差、采樣保持偏差、采樣頻率、精度等指標。保持電容產生誤差的主要原因是感應吸收，即電容兩端在電壓急劇變化時，產生電容值下降的現象。經測試發現：電容兩端電壓在1 μs內由10 V降至100 mV時，聚脂薄膜電容約變化0.8%，陶瓷電容變化在1%以上，本電路中保持電容C3、C4選用感應吸收與漏電流均較小的聚苯乙烯電容。容值的選取參照如圖4所示曲線[9]。容值選的過小，則峰值保持時間會縮短；選的過大，則電容充放電時間過長。綜合以上因素，C3、C4電容值取 0.01 μF。

圖4 獲取時間與容值的關系曲線Fig.4 Curve relationship between acquisition time and hold capacitor value

3.2 尖峰電壓的消除

在調試過程中筆者發現，當電路由采樣狀態切換到保持狀態的瞬間，輸出端產生了尖峰電壓。起初，筆者降低輸入邏輯輸入信號的幅度（由12 V降低到1 V），但尖峰電壓并沒有很好的消除。經過對于LF398各管腳間耦合情況的分析測試得出：尖峰電壓是由于LF398進入保持狀態的同時，邏輯輸入信號通過電路板布線間寄生電容耦合和漏電耦合到模擬信號輸入端引起的。假設邏輯輸入端（也就是LOGIC引腳）與保持電容存在著1 pF的寄生電容，保持電容是0.01 μF，那么當邏輯輸入端由0 V跳變到5 V，LF398從采樣狀態切換到保持狀態時，相當于在模擬輸入端增加了約1 mV的輸入信號，因而會在輸出端產生尖峰。可以采取以下措施消除尖峰：一是在布線時邏輯輸入端走線與模擬輸入端走線盡可能遠些；二是將模擬輸入端用地線包圍起來，降低線間寄生電容耦合和漏電耦合干擾。

4 實驗結果

為驗證文中電路的可行性，用盛譜科技公司的F05型任意波信號發生器產生幅度為1V、頻率為100 kHz的脈沖信號作為輸入，用同惠電子公司的TDO1000型雙通道示波器觀察輸入輸出電壓波形，如圖5所示，波形1為峰值保持電路輸入信號波形，波形2為峰值保持穩定后的信號波形。從圖中可以看出，文中設計的峰值保持電路較好地保持了輸入信號的峰值，起伏較小。電路保持住的峰值與輸入信號峰值誤差<1%，滿足A/D轉換的要求。

5 結束語

圖5 峰值保持電路波形Fig.5 Waveform of peak hold circuit

文中介紹了采用電壓比較器LM311，采樣/保持芯片LF398集成芯片等構成的峰值保持電路，結構簡單、成本低廉、易于調試。實驗表明，該電路性能可靠、穩定性好、可以有效地克服溫漂，靈敏度好，誤差小于<1%，可用于高速脈沖信號的峰值甄別保持，下一步將致力于提高電路在復雜環境下的峰值保持的有效性，提高電路的抗干擾能力。

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