垂直集成——延長(zhǎng)摩爾定律的有效途徑

童志義，趙 璋

(中國(guó)電子科技集團(tuán)公司第四十五研究所，北京 101601)

摩爾定律一直是驅(qū)動(dòng)半導(dǎo)體發(fā)展的金科玉 律，半個(gè)世紀(jì)以來(lái)，半導(dǎo)體的發(fā)展始終徘徊在這條定律左右。不過(guò)，摩爾定律始終是個(gè)有著物理極限的構(gòu)想，而隨著技術(shù)不斷前行，這個(gè)極限已經(jīng)在人們觸手可及的不遠(yuǎn)處。

當(dāng)大部份芯片廠商都感覺(jué)到遵循摩爾定律之途愈來(lái)愈難以為繼時(shí)，3DIC成為了該產(chǎn)業(yè)尋求持續(xù)發(fā)展的出路之一。然而，整個(gè)半導(dǎo)體產(chǎn)業(yè)目前也仍在為這種必須跨越設(shè)備、制程、設(shè)計(jì)端并加以整合的技術(shù)類別思考適合的解決方案。

隨著目前平面化的芯片開(kāi)始出現(xiàn)多層式結(jié)構(gòu)，半導(dǎo)體制造的基礎(chǔ)將在未來(lái)幾年發(fā)生轉(zhuǎn)變。在全球主要的半導(dǎo)體工程領(lǐng)域花費(fèi)近十年的時(shí)間致力于使得這種結(jié)構(gòu)實(shí)現(xiàn)可制造化之后，立體的三維芯片(3DIC)的商用化可望在近期開(kāi)始。

3DIC猶如一幢晶片大樓，如何在既有地基向上搭建與接合仍有許多難題。因此，只有IC設(shè)計(jì)、晶圓代工及封測(cè)廠之間須通力合作，才能確保各個(gè)生產(chǎn)環(huán)節(jié)順?biāo)鞜o(wú)誤。

將處理器、邏輯與記憶體等異質(zhì)晶片以立體堆疊形式做結(jié)合的3DIC，具有整合度高的優(yōu)勢(shì)，可大幅推升運(yùn)算效能，并降低耗電量及印刷電路板(PCB)占位空間，因而成為產(chǎn)業(yè)競(jìng)相布局的新市場(chǎng)。然而，其設(shè)計(jì)復(fù)雜度卻遠(yuǎn)高于傳統(tǒng)晶片，無(wú)論是技術(shù)及成本的挑戰(zhàn)皆多如繁星；其中，最大的問(wèn)題在于如何接合不同類型的晶片，以及晶圓磨薄后如何精確穿孔和對(duì)位，方能打造出有效運(yùn)作的立體堆疊晶片。

目前包括英特爾(Intel)、高通(Qualcomm)、博通(Broadcom)、三星(Samsung)及爾必達(dá)(Elpida)等全球十八家晶片大廠，以及掌握晶片最后一道封裝關(guān)卡的日月光均著眼于異質(zhì)晶片接合標(biāo)準(zhǔn)對(duì)推動(dòng)3DIC的重要性，已組成JEDECJC11.2標(biāo)準(zhǔn)委員會(huì)，快馬加鞭地推動(dòng)邏輯與記憶體晶片接合的介面標(biāo)準(zhǔn)——WideI/OMemoryBus，并可望于年底塵埃落定。如此一來(lái)，除能透過(guò)標(biāo)準(zhǔn)的依循與協(xié)助，加快廠商開(kāi)發(fā)時(shí)程，促使3DIC盡早展開(kāi)量產(chǎn)之外，并可進(jìn)一步以量制價(jià)，一并解決目前3DIC生產(chǎn)成本居高不下的問(wèn)題。

早期獲得3D封裝的途徑主要是通過(guò)先進(jìn)基板技術(shù)來(lái)實(shí)現(xiàn)的。第一種形式是在多層基板內(nèi)或多層布線介質(zhì)中埋置電阻、電容、芯片，基板表面貼裝各類片式元器件，這又被稱為埋置型3D結(jié)構(gòu)；第二種形式是使用硅集成電路圓片作為基板，在其上進(jìn)行多層布線，在最上層再貼裝片式元件，稱之為有源基板型3D結(jié)構(gòu)；第三種形式是在2D的基礎(chǔ)上將每一層的封裝上下面疊裝起來(lái)，稱之為疊裝型3D結(jié)構(gòu)。

硅通孔（TSV）是三維集成電路（3D IC）的一種主流技術(shù)。它是一種系統(tǒng)級(jí)架構(gòu)的新方法，內(nèi)部含有多個(gè)平面器件層的疊層，并經(jīng)由TSV在垂直方向?qū)崿F(xiàn)相互連接。采用這種方式可以大幅縮小芯片尺寸，提高芯片的晶體管密度，改善層間電氣互聯(lián)性能，提升芯片運(yùn)行速度，降低芯片的功耗、設(shè)計(jì)難度和成本。

目前的3D IC集成被描述為一種系統(tǒng)級(jí)架構(gòu)，內(nèi)部含有多個(gè)平面器件層的疊層，并經(jīng)由TSV在z方向相互連接。最先的3D應(yīng)用將會(huì)是CMOS圖像傳感器（CIS），接著是DRAM、邏輯電路上存儲(chǔ)器。伴隨這一過(guò)程，TSV尺寸將不斷變小，而硅層厚度也將不斷變薄。今天，3D集成被定義為一種系統(tǒng)級(jí)集成結(jié)構(gòu)，在這一結(jié)構(gòu)中，多層平面器件被堆疊起來(lái)，并經(jīng)由穿透硅通孔(TSV)在z方向連接起來(lái)(見(jiàn)圖1)。

圖1 采用STV互連的晶圓級(jí)疊層

為制造這樣的疊層結(jié)構(gòu)，已經(jīng)開(kāi)發(fā)了很多工藝，其關(guān)鍵技術(shù)主要有：

(1)TSV制作：z軸互連是穿透襯底（硅或者其他半導(dǎo)體材料）而且相互電隔離的連接，TSV的尺寸取決于在單層上需要的數(shù)據(jù)獲取帶寬；

(2)層減薄技術(shù)：初步應(yīng)用需減薄到大約75～50 μm，而在將來(lái)需減薄到約 25～1 μm；

(3)對(duì)準(zhǔn)和鍵合技術(shù)：或者芯片與晶圓（D2W）之間，或者晶圓與晶圓（W2W）之間。

通過(guò)插入TSV、減薄和鍵合，3D IC集成可以省去很大一部分封裝和互連工藝。然而，目前還未完全明確，這些在整個(gè)制造工藝中需要集成在什么位置。似乎對(duì)于TSV工藝，可以在IC制造和減薄過(guò)程中，經(jīng)由IDM或晶圓廠獲得，而鍵合可以由IDM實(shí)現(xiàn)，也可以在封裝操作中由外部的半導(dǎo)體組裝和測(cè)試提供商（OSATS）實(shí)現(xiàn)，但這有可能在技術(shù)成熟時(shí)發(fā)生變化。

2011年所發(fā)布最令人驚喜的3DIC消息來(lái)自于IBM公司。該公司最近透露已經(jīng)秘密地大規(guī)模生產(chǎn)可用于大量消費(fèi)電子設(shè)備的成熟3DIC，不過(guò)使用的仍是低密度的TSV技術(shù)。由于累積了相當(dāng)?shù)募夹g(shù)經(jīng)驗(yàn)，IBM聲稱目前已掌握了3D的其它工程障礙，并預(yù)計(jì)能在2012年時(shí)克服這些挑戰(zhàn)。

3D集成是指將多層平面器件堆疊起來(lái)，并通過(guò)穿透硅的Z方向通孔實(shí)現(xiàn)互連的系統(tǒng)級(jí)集成方案。當(dāng)前，3DIC制造技術(shù)的發(fā)展正在沿著兩大主線向垂直集成拓展。

第一條主線是“超越摩爾”（More than Moore），以技術(shù)多元化為研發(fā)重點(diǎn)，在一個(gè)系統(tǒng)封裝內(nèi)整合不同類型的技術(shù)，即通過(guò)TSV互連實(shí)現(xiàn)的3D集成技術(shù)。這條主線還包括克服技術(shù)挑戰(zhàn)，例如，在系統(tǒng)封裝內(nèi)的裸片間連接、測(cè)試和熱管理。此外，未來(lái)的制程研發(fā)計(jì)劃還包括我們稱之為“增值衍生技術(shù)”，例如，模擬器件、影像芯片、嵌入式非遺失性存儲(chǔ)器、智能功率、量子技術(shù)和我們?nèi)〉镁薮蟪晒Φ腗EMS技術(shù)。

圖2 堆疊芯片

第二條主線是“跟隨摩爾定律”，我們稱之為“更摩爾”（More Moore）。在晶圓上集成更小的晶體管，降低臨界尺寸。在實(shí)現(xiàn)28 nm節(jié)點(diǎn)后，隨后就是采用3D晶體管技術(shù)的20 nm和14 nm節(jié)點(diǎn)。

1 3D-TSV技術(shù)

三維集成封裝的一般優(yōu)勢(shì)包括：采用不同的技術(shù)（如 CMOS、MEMS、SiGe、GaAs等）實(shí)現(xiàn)器件集成，即“混合集成”，通常采用較短的垂直互連取代很長(zhǎng)的二維互連，從而降低了系統(tǒng)寄生效應(yīng)和功耗。因此，三維系統(tǒng)集成技術(shù)在性能、功能和形狀因素等方面都具有較大的優(yōu)勢(shì)。最新的3D疊層芯片技術(shù)采用FC互連或直接穿過(guò)有源電路的多層互連結(jié)構(gòu)，從而能顯著提高系統(tǒng)性能。目前正由二維向三維封裝技術(shù)過(guò)渡，包括通過(guò)硅通孔（TSV）技術(shù)的晶圓級(jí)，或者芯片級(jí)的堆疊式封裝。即便芯片和封裝級(jí)堆疊技術(shù)才剛開(kāi)始幾年，但從制造工藝角度，PoP堆疊式芯片或者TSV等己成為二維封裝向三維封裝技術(shù)過(guò)渡的主流形式。

采用硅通孔TSV技術(shù)的3D集成方法能提高器件的數(shù)據(jù)交換速度、減少功耗以及提高輸入/輸出端密度等方面的性能。存儲(chǔ)器件的制造商采用同系列芯片的TSV集成技術(shù)來(lái)生產(chǎn)芯片堆疊型的動(dòng)態(tài)隨機(jī)存儲(chǔ)器件（DRAM），可提高單位電路板面積/體積上的器件存儲(chǔ)容量。這種方法能減少存儲(chǔ)器芯片和處理器芯片間信號(hào)傳輸?shù)难舆t并能增加帶寬。對(duì)不同系列芯片進(jìn)行集成的主要應(yīng)用是移動(dòng)設(shè)備中的圖像傳感器和通信芯片。采用TSV技術(shù)也可以提高器件的良率，因?yàn)榇蟪叽缧酒梢苑指顬閹讉€(gè)功能模塊的芯片（小尺寸芯片具有更高的器件良率），再將它們進(jìn)行相互堆疊的垂直集成（見(jiàn)圖2），或者將它們?cè)谕徊迦胫薪閷由线M(jìn)行彼此相鄰的平面集成（見(jiàn)圖3）。

圖3 硅通孔互連

最近，有兩家公司同時(shí)發(fā)布了在芯片封裝方面的革命性突破：一個(gè)是意法半導(dǎo)體宣布將硅通孔技術(shù)(TSV)引入MEMS芯片量產(chǎn)，在意法半導(dǎo)體的多片MEMS產(chǎn)品(如智能傳感器、多軸慣性模塊)內(nèi)，硅通孔技術(shù)以垂直短線方式取代傳統(tǒng)的芯片互連線方法(無(wú)需引線鍵合)，在尺寸更小的產(chǎn)品內(nèi)實(shí)現(xiàn)更高的集成度和性能。另一個(gè)則是賽靈思宣布通過(guò)堆疊硅片互聯(lián)(SSI)技術(shù)，將4個(gè)不同F(xiàn)PGA芯片在無(wú)源硅中介層上并排互聯(lián)，結(jié)合TSV技術(shù)與微凸塊工藝，構(gòu)建了相當(dāng)于容量達(dá)2000萬(wàn)門(mén)ASIC的可編程邏輯器件。雖然同樣是基于TSV技術(shù)，前一種垂直堆疊業(yè)界稱為3D封裝；后一種互聯(lián)堆疊稱為2.5D封裝。這兩種不同TSV封裝技術(shù)的成功量產(chǎn)商用，將會(huì)帶來(lái)一種新的游戲規(guī)劃——在摩爾定律越來(lái)越難走、新的半導(dǎo)體工藝邁向2x nm越來(lái)越昂貴的今天，封裝上的革命已是一種最好的超越對(duì)手的方式。

1.1 硅通孔TSV方案

許多方法都可以實(shí)現(xiàn)硅通孔TSV集成工藝。最為簡(jiǎn)單的一種方法是采用一個(gè)硅中介層（如圖3所示），在該中介層上先刻蝕出通孔并用金屬（通常是用金屬銅）進(jìn)行填充。這種中介層也可以具有鑲嵌工藝形成的多層互連結(jié)構(gòu)，用來(lái)對(duì)彼此相鄰放置的芯片形成電互連。采用中介層的方法使得終端產(chǎn)品設(shè)計(jì)者能迅速地把兩個(gè)芯片集成在一起，而無(wú)需在單個(gè)芯片上制作TSV。迄今為止，TSV的發(fā)展主要集中在了中通孔(via-middle)方式和后通孔(via-last)這兩種方式上，這兩種方式都是在有源芯片上制作形成TSV。在中通孔方案中，它是在金半接觸/晶體管形成以后，但是在后端工序（BEOL）之前，在晶圓上刻蝕制作出TSV。在后通孔方案中，它是在后端工藝（BEOL）之后，再在減薄晶圓的背面刻蝕制作出TSV。

1.2 異質(zhì)集成

3D架構(gòu)從包含 DSP、SRAM、DRAM 等具體功能芯片的圓片開(kāi)始的。這些圓片經(jīng)由減薄、對(duì)準(zhǔn)并垂直連接（芯片對(duì)圓片或者圓片對(duì)圓片）在一起，成為一個(gè)具有整體功能的器件。由于可以集成互不兼容的工藝，3D概念在性能、功能和尺寸上具有巨大優(yōu)勢(shì)。在一些分支領(lǐng)域，這被稱為“異質(zhì)集成”，圖4為這一概念的示意圖。其他還可以添加的器件包括疊層的天線、傳感器、電源管理和能量存儲(chǔ)器件等。

圖4 用于異質(zhì)集成的3D疊層方案，描述了相互不兼容技術(shù)間的集成。（來(lái)源：Zycube）

2 3D晶體管技術(shù)

3D晶體管技術(shù)，實(shí)際上是將傳統(tǒng)的晶體管二維的平面結(jié)構(gòu)變成三維立體結(jié)構(gòu)，實(shí)現(xiàn)了半導(dǎo)體工藝技術(shù)中又一次重大的革命。它是由英特爾于2011年5月4日成功開(kāi)發(fā)的世界首個(gè)名叫Tri-Gate的3D晶體管。

英特爾稱為T(mén)ri-Gate的3D晶體管，從技術(shù)上講，應(yīng)該是三個(gè)柵極的晶體管。傳統(tǒng)的二維柵極由較薄的三維硅鰭(fin)所取代(見(jiàn)圖5)，硅鰭由硅基垂直伸出。3D三柵極晶體管實(shí)現(xiàn)晶體管的革命性突破。傳統(tǒng)“扁平”的2D平面柵極被超級(jí)纖薄的，從硅基體垂直豎起的3D硅鰭狀物所代替。

柵極包圍著硅鰭。硅鰭的三個(gè)面都由柵極包圍控制，上面的頂部包圍一個(gè)柵極，側(cè)面各包圍一個(gè)柵極，共包圍三個(gè)柵極。在傳統(tǒng)的二維晶體管中只有頂部一個(gè)柵極包圍控制。英特爾對(duì)此作了十分簡(jiǎn)單的解釋：“由于控制柵極的數(shù)量增加，晶體管處于‘開(kāi)’狀態(tài)時(shí)，通過(guò)的電流會(huì)盡可能多；處于‘關(guān)’狀態(tài)時(shí)，電流會(huì)盡快轉(zhuǎn)為零，由此導(dǎo)致能耗降至最低。而且晶體管在開(kāi)與關(guān)兩種狀態(tài)之間迅速切換，能夠顯著地提高電路性能。這就像摩天大樓通過(guò)向天空發(fā)展而使得城市規(guī)劃者的可用空間一樣，英特爾的3D三柵極晶體管結(jié)構(gòu)提供了一種管理晶體管密度的方式。由于這些鰭狀物本身是垂直的，晶體管也能更緊密地封裝起來(lái)——這是摩爾定律追求的技術(shù)和經(jīng)濟(jì)效益的關(guān)鍵點(diǎn)所在”。

由于3D晶體管結(jié)構(gòu)能夠使芯片在電壓較低、漏電流較少的環(huán)境下運(yùn)行，較之前的英特爾芯片性能更高、能效更好。據(jù)英特爾介紹說(shuō)，Tri-Gate晶體管能夠支持技術(shù)發(fā)展速度，它能讓摩爾定律延續(xù)數(shù)年。它的22 nm3D晶體管技術(shù)芯片從功能上相比32 nm的二維晶體管結(jié)構(gòu)提高37%，而在相同性能下3D晶體管的能耗減少50%，該技術(shù)能促進(jìn)處理器性能大幅提升，并且可以更節(jié)能，新技術(shù)將用在未來(lái)22 nm設(shè)備中，包括小的手機(jī)到大的云計(jì)算服務(wù)器都可以使用。

圖5 Intel 22 nm的3DTri-Gate晶體管結(jié)構(gòu)

要在22 nm制程時(shí)代延續(xù)摩爾定律是一項(xiàng)導(dǎo)常復(fù)雜的技術(shù)。英特爾科學(xué)家們?cè)?002年發(fā)明了三柵極晶體管，這是根據(jù)柵極有三面而取名的。得益于英特爾高度協(xié)同的研究-開(kāi)發(fā)-制造技術(shù)的集成作業(yè)，2010年5月4日宣布的技術(shù)突破是多年研發(fā)的成果，也標(biāo)志著3D三柵極晶體管成果開(kāi)始進(jìn)入批量生產(chǎn)階段。

目前，國(guó)際上領(lǐng)先的邏輯器件制造商正在探索多柵晶體管（如Fin FET）作為延續(xù)摩爾定律的可行途徑。通過(guò)用多柵極圍繞晶體管溝道，這些設(shè)計(jì)能提高開(kāi)關(guān)速度和抑制漏電流，提供功耗更低、速度更快的邏輯器件。只是按英特爾院士Mark Bohr看法，英特爾至少領(lǐng)先3年，如臺(tái)積電計(jì)劃在14 nm時(shí)才準(zhǔn)備采用Fin FET結(jié)構(gòu)（見(jiàn)圖6）。

稱為Fin FET的鰭式場(chǎng)效晶體管(Fin Field-effect transistor；Fin FET)是一種新的互補(bǔ)式金氧半導(dǎo)體(CMOS)晶體管，閘長(zhǎng)已可小于25 nm，未來(lái)預(yù)期可以進(jìn)一步縮小至9 nm，約是人類頭發(fā)寬度的1萬(wàn)分之1。由于此一半導(dǎo)體技術(shù)上的突破，未來(lái)芯片設(shè)計(jì)人員可望能夠?qū)⒊?jí)計(jì)算機(jī)設(shè)計(jì)成只有指甲般大小。Fin FET源自于目前傳統(tǒng)標(biāo)準(zhǔn)的晶體管-場(chǎng)效晶體管 (Field-effect transistor；FET)的一項(xiàng)創(chuàng)新設(shè)計(jì)。在傳統(tǒng)晶體管結(jié)構(gòu)中，控制電流通過(guò)的閘門(mén)，只能在閘門(mén)的一側(cè)控制電路的接通與斷開(kāi)，屬于平面的架構(gòu)。在Fin FET的架構(gòu)中，閘門(mén)成類似魚(yú)鰭的叉狀3D架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開(kāi)。這種設(shè)計(jì)可以大幅改善電路控制并減少漏電流(leakage)，也可以大幅縮短晶體管的閘長(zhǎng)。

圖6 IBM Fin FET雙柵晶體管

據(jù)參加了比利時(shí)微納米電子技術(shù)研究機(jī)構(gòu)IMEC召開(kāi)的技術(shù)論壇的消息來(lái)源透露，與會(huì)的各家半導(dǎo)體廠商目前已經(jīng)列出了從平面型晶體管轉(zhuǎn)型為垂直型晶體管（以Intel的三柵晶體管和IBM的FinFET為代表）的計(jì)劃。

其中來(lái)自半導(dǎo)體代工巨頭臺(tái)積電公司負(fù)責(zé)研發(fā)的高級(jí)副總裁蔣尚義在會(huì)上發(fā)言稱，臺(tái)積電公司已經(jīng)決定在14 nm制程節(jié)點(diǎn)轉(zhuǎn)向使用垂直型晶體管結(jié)構(gòu)。

歐洲半導(dǎo)體技術(shù)研究組織IMEC最近比較了使用一種平面型晶體管以及兩種Fin FET垂直結(jié)構(gòu)（分別使用了體硅和SOI襯底）晶體管制程技術(shù)分別制造同樣的六晶體管結(jié)構(gòu)SRAM電路的結(jié)果，這次實(shí)物比較的目的是研究平面型晶體管與Fin FET垂直結(jié)構(gòu)晶體管在尺寸微縮能力以及制程變差控制方面的差別。IMEC這次對(duì)比測(cè)試的結(jié)果是Fin FET在制程變差控制方面以及產(chǎn)品良率方面要優(yōu)于平面型結(jié)構(gòu)晶體管。IMEC表示，根據(jù)實(shí)驗(yàn)結(jié)果顯示，兩種Fin FET結(jié)構(gòu)晶體管（分別基于體硅襯底和SOI襯底）在用于制造中大規(guī)模SRAM陣列時(shí)，其產(chǎn)品的良率均相對(duì)平面型晶體管更高。

據(jù)Business wire網(wǎng)站報(bào)道，東芝、IBM和AMD日前宣布，三方采用Fin FET共同開(kāi)發(fā)了一種靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）單元，其面積僅為0.128 μm2，是世界上最小的實(shí)用SRAM單元。

3D三柵級(jí)晶體管代表著從2D平面晶體管結(jié)構(gòu)的根本性轉(zhuǎn)變。隨著摩爾定律推進(jìn)到新的領(lǐng)域，3D結(jié)構(gòu)將幫助人們打造令人驚嘆且能改變世界的電子設(shè)備。摩爾本人對(duì)此評(píng)價(jià)：“在多年的探索中，我們已經(jīng)看到晶體管尺寸縮小所面臨的極限，今天這種在基本結(jié)構(gòu)層面上的改變，是一種真正革命性的突破，它能夠讓摩爾定律以及創(chuàng)新的歷史步伐繼續(xù)保持活力。”

在將來(lái)很有可能發(fā)生的是，3D IC集成技術(shù)會(huì)從IC制造與封裝之間的發(fā)展路線發(fā)生交疊時(shí)開(kāi)始。

3 全球半導(dǎo)體聯(lián)盟打造3D集成電路計(jì)劃

臺(tái)灣地區(qū)是世界重要的半導(dǎo)體芯片制造和封裝基地，具有開(kāi)展TSV 3D IC技術(shù)研發(fā)的基礎(chǔ)條件。2008年7月，臺(tái)灣工研院發(fā)起成立“先進(jìn)堆棧系統(tǒng)與應(yīng)用研發(fā)聯(lián)盟（Ad-STAC）”。聯(lián)盟成員包括臺(tái)灣力晶集團(tuán)智旺科技、臺(tái)積電、日月光、南亞、硅品科技、力鼎科技、德國(guó)SUSS MicroTec、巴斯夫(BASF)、日本住友精密工業(yè)會(huì)社等12個(gè)國(guó)家的30余家半導(dǎo)體廠商，涵蓋了材料、設(shè)備、EDA工具、IC設(shè)計(jì)、IC制造、IC封裝測(cè)試等產(chǎn)業(yè)。該聯(lián)盟主要任務(wù)為：共同開(kāi)發(fā)3DIC技術(shù)、產(chǎn)品及應(yīng)用市場(chǎng)；參與國(guó)外相關(guān)組織，掌握世界發(fā)展趨勢(shì)；結(jié)合政府科技發(fā)展資源，創(chuàng)造臺(tái)灣地區(qū)產(chǎn)業(yè)的競(jìng)爭(zhēng)優(yōu)勢(shì)；促進(jìn)產(chǎn)業(yè)資源共享，包括技術(shù)、專利及驗(yàn)證測(cè)試等。

Ad-STAC已在臺(tái)灣新竹建成全球第一條300 mm晶圓3DIC演示生產(chǎn)線，專門(mén)用于3DIC研發(fā)。該生產(chǎn)線適合多種工藝材料試驗(yàn)，凡是對(duì)三維開(kāi)發(fā)有興趣的機(jī)構(gòu)均可使用該設(shè)施，測(cè)試新技術(shù)、開(kāi)發(fā)新產(chǎn)品。2010年Ad-STAC的工作重點(diǎn)是聚焦平臺(tái)模塊研發(fā)與系統(tǒng)層級(jí)設(shè)計(jì)，推動(dòng)3D IC共通技術(shù)與設(shè)計(jì)平臺(tái)建設(shè)，將與工研院共同開(kāi)發(fā)一套完整的3D IC成本結(jié)構(gòu)分析與動(dòng)態(tài)仿真工具。工研院2010年還將與美國(guó)應(yīng)用材料公司合作，在臺(tái)灣地區(qū)建立全球首座3DIC實(shí)驗(yàn)室。作為開(kāi)放式的工藝研發(fā)平臺(tái)，該平臺(tái)將整合雙方TSV 3DIC工藝技術(shù)，開(kāi)展定制化核心制程設(shè)備的合作開(kāi)發(fā)，同時(shí)對(duì)外提供流片服務(wù)，協(xié)助半導(dǎo)體廠商降低初期投資，縮短相關(guān)集成電路芯片開(kāi)發(fā)時(shí)間，迅速地將先進(jìn)芯片3DIC設(shè)計(jì)導(dǎo)入市場(chǎng)。

全球半導(dǎo)體產(chǎn)業(yè)代言者全球半導(dǎo)體聯(lián)盟(GSA)2010年年底宣布，將在全球范圍提升3D IC技術(shù)以及相關(guān)教育計(jì)劃的認(rèn)知度和可見(jiàn)性。

2010年，GSA在多場(chǎng)全球性行業(yè)展會(huì)上發(fā)表了諸多有關(guān)3D IC的學(xué)術(shù)報(bào)告，提高了3D IC技術(shù)的認(rèn)知度。在德勒斯登舉行的2010歐洲設(shè)計(jì)自動(dòng)化與測(cè)試學(xué)術(shù)會(huì)議(DATE)中，GSA成功舉辦了一次3D教程會(huì)議，吸引了歐洲40多家系統(tǒng)與IC的設(shè)計(jì)師以及EDA代表。DAC期間，GSA 3D IC會(huì)議共招待了大約100名與會(huì)者。GSA還在美國(guó)西部半導(dǎo)體展(SemiCon West)和GSA新機(jī)遇展會(huì)上舉行了其他研討會(huì)和座談會(huì)。由GSA3DIC計(jì)劃的倡導(dǎo)者、半導(dǎo)體行業(yè)的資深專家、Herb Reiter先生領(lǐng)導(dǎo)的3DIC計(jì)劃工作團(tuán)隊(duì)，聚集了幾大主要半導(dǎo)體公司及供應(yīng)鏈的重要力量，包括EDA、封裝和代工。此外，GSA還與IMEC、ITRI、SEMI、SEMATECH 和 Si2 聯(lián)手，共同指導(dǎo)并參與該項(xiàng)計(jì)劃。

GSA的宗旨是通過(guò)協(xié)力合作、整合和創(chuàng)新來(lái)培育更加有效的fabless體系，進(jìn)而擔(dān)負(fù)著加速全球半導(dǎo)體行業(yè)發(fā)展，提高該行業(yè)投資回報(bào)率的使命。GSA積極應(yīng)對(duì)包括知識(shí)產(chǎn)權(quán)（IP）、EDA/設(shè)計(jì)、晶圓生產(chǎn)、測(cè)試及封裝在內(nèi)的供應(yīng)鏈所面臨的挑戰(zhàn)，并提出解決方案。該聯(lián)盟將為重要的全球化合作提供平臺(tái)，鑒別并確定市場(chǎng)機(jī)會(huì)，鼓勵(lì)和支持企業(yè)家，為會(huì)員提供全面、獨(dú)一無(wú)二的市場(chǎng)調(diào)查報(bào)告。其會(huì)員包括來(lái)自全球25個(gè)國(guó)家的供應(yīng)鏈上下游企業(yè)。

當(dāng)前，全球主要的的半導(dǎo)體組織都為3D技術(shù)展開(kāi)各種標(biāo)準(zhǔn)建立工作。國(guó)際半導(dǎo)體設(shè)備材料產(chǎn)業(yè)協(xié)會(huì)(SEMI)成立了4個(gè)致力于3DIC標(biāo)準(zhǔn)制定的工作小組。此外，其3DS-IC標(biāo)準(zhǔn)委員會(huì)包括SEMI會(huì)員 Globalfoundries、HP、IBM、英特爾、三星與聯(lián)華電子(UMC)，以及 Amkor、ASE、歐洲的IMEC、臺(tái)灣工研院 (ITRI)、Olympus、高通(Qualcomm)、Semilab、TokyoElectron 與賽靈思等公司。

半導(dǎo)體制造聯(lián)盟(Sematech)已經(jīng)成立了一個(gè)3D芯片設(shè)計(jì)中心。參與成員包括Altera、ADI、LSI、安森美半導(dǎo)體(Semiconductor)和高通等公司。Sematech聯(lián)盟還在紐約州立大學(xué)阿爾巴尼分校科學(xué)與工程院設(shè)置一條300 mm的3DIC試產(chǎn)線。

比利時(shí)微電子研究中心(IMEC)與CascadeMicrotech公司合作為3DIC進(jìn)行測(cè)試與特征化。德國(guó)研究機(jī)構(gòu)FraunhoferIZM表示可望在2014年以前將處理器、內(nèi)存、邏輯、模擬、MEMS和RF芯片整合于單片式3DIC中。

4 垂直集成技術(shù)的工藝設(shè)備已基本成熟

在過(guò)去的1年中，對(duì)3D晶體管結(jié)構(gòu)的優(yōu)化已經(jīng)取得了相當(dāng)進(jìn)展。在刻蝕方面，對(duì)刻蝕的速率、剖面結(jié)構(gòu)形貌，以及它們與相關(guān)工藝參數(shù)之間的優(yōu)化均已有了很好的了解，從4∶1到12∶1深寬比結(jié)構(gòu)的刻蝕已顯示出了極佳的性能。TSV通孔中介質(zhì)層的淀積工藝在深寬比達(dá)到12∶1，其淀積介質(zhì)層的臺(tái)階覆蓋率已能做到>60%，并能在深通孔側(cè)壁上淀積厚度大于1 μm的氧化層，該能力使該氧化層可成為大范圍深寬比通孔中一種通用型的薄膜層。還將鈦/鉭阻擋層、PVD銅籽晶層與電化學(xué)淀積工藝一起共同進(jìn)行了工藝優(yōu)化，以確保能進(jìn)行無(wú)空洞的通孔金屬填充。對(duì)于后通孔工藝來(lái)說(shuō)，由于器件晶圓需要經(jīng)過(guò)相關(guān)的熱工藝處理，來(lái)將其粘結(jié)到臨時(shí)性的載體圓片上，所以熱預(yù)算成了一個(gè)最為重要的問(wèn)題。對(duì)所淀積的介質(zhì)層和PVD層都要進(jìn)行低于200℃的致密化處理，以獲得所期望的薄膜的力學(xué)和電學(xué)性質(zhì)及其工藝性能。

根據(jù)所采用的硅通孔TSV的工藝步驟，介質(zhì)層（氧化層、氮化層）或金屬層（銅層、阻擋層）必須用化學(xué)機(jī)械拋光來(lái)進(jìn)行去除。近來(lái)的工作已經(jīng)采用了必要的工藝控制對(duì)CMP的去除速率實(shí)現(xiàn)了優(yōu)化，以實(shí)現(xiàn)層與層之間實(shí)現(xiàn)精確的過(guò)渡，并能保護(hù)好原有的表面形貌。在其它方面的進(jìn)展也進(jìn)一步改進(jìn)了該工藝步驟的效益成本比，這將為降低器件制造工藝的總成本做出貢獻(xiàn)。

在經(jīng)生產(chǎn)驗(yàn)證的300 mm晶圓工藝平臺(tái)上已經(jīng)開(kāi)始對(duì)上述工藝步驟（從刻蝕到CMP工序）進(jìn)行了主要的開(kāi)發(fā)工作，由此大大地降低了與新添設(shè)備相關(guān)聯(lián)的傳統(tǒng)性風(fēng)險(xiǎn)。晶圓代工廠和獨(dú)立的器件制造商們通過(guò)最小限度的新投資（因此能以低的成本）以及對(duì)現(xiàn)有設(shè)備的再利用，已在2008年開(kāi)始了這方面的研發(fā)工作。因此，似乎可以推測(cè)這些工藝技術(shù)可能會(huì)獲得迅速的提升，進(jìn)一步發(fā)展應(yīng)用到市場(chǎng)所需產(chǎn)品的試生產(chǎn)中，并且在2012年的后期將會(huì)達(dá)到滿負(fù)荷的生產(chǎn)能力。

5 結(jié) 論

進(jìn)入2012年后，半導(dǎo)體產(chǎn)業(yè)技術(shù)持續(xù)進(jìn)行變革，其中3DIC便為未來(lái)芯片發(fā)展趨勢(shì)，將促使供應(yīng)鏈加速投入3DIC研發(fā)，其中英特爾(Intel)在認(rèn)為制程技術(shù)將邁入3D下，勢(shì)必激勵(lì)其本身的制程創(chuàng)新。半導(dǎo)體業(yè)者預(yù)期3DIC有機(jī)會(huì)于2013年進(jìn)入量產(chǎn)，預(yù)估2013年應(yīng)視為是3DIC量產(chǎn)的元年。

對(duì)大規(guī)模批量生產(chǎn)而言，終端產(chǎn)品的價(jià)值必須要與硅晶圓成本之間相權(quán)衡。終端產(chǎn)品的價(jià)值隨應(yīng)用領(lǐng)域的不同而有著很大的波動(dòng)，由此其成本的閾值也可能產(chǎn)生變化。實(shí)現(xiàn)一個(gè)器件芯片堆疊的總成本可以分成兩個(gè)部分，一部分是晶圓級(jí)硅通孔TSV的制作成本（刻蝕、介質(zhì)襯里層、阻擋層/籽晶層、電化學(xué)淀積ECD金屬填充、以及化學(xué)機(jī)械拋光CMP等），另一部分則是晶圓級(jí)減薄（粘結(jié)、減薄以及剝離等）和芯片級(jí)加工處理（切割劃片、堆疊、組裝以及測(cè)試）的成本。當(dāng)前，后一部分工序的成本占到了總成本的50%以上，產(chǎn)業(yè)的標(biāo)準(zhǔn)化(或至少是大家形成共識(shí))將有助于減少材料的成本和加快具有更高產(chǎn)能工藝設(shè)備的上市步伐。

從供應(yīng)鏈的角度看，加工處理好的硅晶圓需要在TSV工廠和外包組裝/測(cè)試工廠之間進(jìn)行運(yùn)輸，此時(shí)它們要么是以粘結(jié)后的晶圓來(lái)運(yùn)輸，要么是將它們安放在載帶上進(jìn)行運(yùn)輸。對(duì)于前一種方法，對(duì)應(yīng)的粘結(jié)和剝離工藝需要與其成套工藝設(shè)備相匹配，這對(duì)晶圓廠和組裝廠間的供給鏈產(chǎn)生了約束因素。載帶式運(yùn)輸可能是一種可接受的運(yùn)輸方式的選擇，但是還需要經(jīng)過(guò)整個(gè)供給鏈的驗(yàn)證。對(duì)此，產(chǎn)業(yè)界有必要將載體基片、粘結(jié)劑以及進(jìn)行粘結(jié)/剝離的相關(guān)工藝實(shí)現(xiàn)標(biāo)準(zhǔn)化，才能使這些特定的單元工藝能在圖像類型的測(cè)試中加以實(shí)際運(yùn)用，并能過(guò)渡到高效益成本的生產(chǎn)中。為了推動(dòng)這種“標(biāo)準(zhǔn)化”的進(jìn)程，當(dāng)前需要加快材料和設(shè)備供應(yīng)商與用戶間的合作，以產(chǎn)生一個(gè)對(duì)臨時(shí)性載體基片管理的商業(yè)性解決方案。

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