三值絕熱多米諾加法器開關(guān)級設(shè)計

汪鵬君 楊乾坤 鄭雪松

(寧波大學(xué)電路與系統(tǒng)研究所 寧波 315211)

1 引言

當(dāng)前數(shù)字電路系統(tǒng)主要采用二值邏輯實現(xiàn)，其單根信號線能傳輸?shù)倪壿嬛抵挥?和1兩種，電路的空間和時間利用率較低。采用多值邏輯可以大大減少電路輸入變量數(shù)，提高每根連線攜帶的信息量，從而減小芯片的面積，增強數(shù)據(jù)處理能力[1-3]。多米諾電路由于其在電路面積和速度上的優(yōu)勢，廣泛應(yīng)用于各種高性能電路中[4,5]，因此將多值邏輯與多米諾電路相結(jié)合，能夠進(jìn)一步減小電路面積，提高電路的信息密度，降低電路成本[6]。

加法運算是最基本的算術(shù)運算，理論上減法、乘法、除法、地址計算等都可以用加法實現(xiàn)[7]。因此，加法器既是數(shù)字系統(tǒng)的關(guān)鍵部件也是應(yīng)用最為廣泛的部件之一，加法器的功耗很大程度上決定著整個數(shù)字系統(tǒng)的功耗。然而，傳統(tǒng)加法器由于電荷是從電源到地一次性的消耗掉，造成了極大的浪費；而采用交流脈沖電源的絕熱加法器[8]能夠充分回收電路節(jié)點中存儲的電荷，有效降低電路的功耗。鑒于此，本文將多值邏輯、絕熱邏輯與多米諾電路應(yīng)用到加法器的設(shè)計中，以開關(guān)-信號理論為指導(dǎo)，提出一種新穎低功耗三值加法器設(shè)計方案。該方案首先利用開關(guān)-信號理論推導(dǎo)出一位三值絕熱多米諾加法器開關(guān)級結(jié)構(gòu)式；然后通過單元電路的級聯(lián)得到四位三值絕熱多米諾加法器；最后，經(jīng) Spice軟件模擬證明，該方案邏輯功能正確，低功耗特性明顯，且結(jié)構(gòu)簡單，與基于DTCTGAL電路設(shè)計的三值加法器[8]相比，每位加法器電路的晶體管數(shù)量減少約47%；與四位常規(guī)多米諾三值加法器相比，能耗節(jié)省約61%。

2 開關(guān)-信號理論

根據(jù)開關(guān)信號理論[9]，在多值邏輯電路中引入開關(guān)變量與信號變量及與之對應(yīng)的開關(guān)代數(shù)與信號代數(shù)，為多值電路的設(shè)計提供可靠的理論依據(jù)。

在開關(guān)代數(shù)中，開關(guān)變量α,β的取值T和F分別表示晶體管的導(dǎo)通和關(guān)斷，有與(·)、或(+)、非(-)3種基本運算；在信號代數(shù)中，信號變量x,y的取值為0,1,…,m-1，用來表示多值電路的m種電壓信號，有取小(∩)、取大(∪)及文字運算(ixi)等基本運算。

開關(guān)代數(shù)與信號代數(shù)并不是相互獨立的，而是互有聯(lián)系、相互作用的，它們之間的關(guān)系如圖1所示，聯(lián)結(jié)運算1用來描寫信號控制元件開關(guān)狀態(tài)的物理過程，聯(lián)結(jié)運算2描寫元件的開關(guān)狀態(tài)控制信號的傳輸與形成的物理過程。

圖1 開關(guān)-信號代數(shù)系統(tǒng)

其中，聯(lián)結(jié)運算1主要有高閾比較運算和低閾比較運算。

高閾比較運算：

低閾比較運算：

根據(jù)式(1)與式(2)的定義，可證明閾比較運算在實際電路開關(guān)級設(shè)計中有如下性質(zhì)：

聯(lián)結(jié)運算2主要有傳輸運算和并運算：

傳輸運算：

并運算：

式(5)中S為傳輸源，Φ'為高阻狀態(tài)，*為傳輸運算；式(6)中傳輸運算“*”優(yōu)先級高于并運算“#”，且為防止短路電流的出現(xiàn)，當(dāng)S1≠S2時不允許α1和α2同時為T(導(dǎo)通)。

根據(jù)式(5)與式(6)的定義可知，傳輸運算與并運算有如下性質(zhì)：

串聯(lián)控制律：

并聯(lián)控制律：

分配律：

通過上述關(guān)系式可知，CMOS電路中的電壓開關(guān)可用于控制對輸出電壓信號的接地短路或接源短路，且可直接控制對輸出電壓信號的傳輸。

3 三值絕熱多米諾加法器設(shè)計

3.1 一位三值絕熱多米諾加法器設(shè)計

三值加法器真值表如表1所示，其中A為加數(shù)，B為被加數(shù)，Cin為來自低位的進(jìn)位，S為本位和，Cout為進(jìn)位。

同理可得本位和信號S的開關(guān)級結(jié)構(gòu)式及電路，但與進(jìn)位信號Cout不同，本位和信號S有0, 1,2三種邏輯值，因此需要不同的電路分別控制邏輯1信號和邏輯2信號的產(chǎn)生。令Y1,Y2分別是邏輯1信號和邏輯2信號的控制信號，則其開關(guān)級結(jié)構(gòu)式如下：

表1 三值加法器真值表

圖2 進(jìn)位信號Cout產(chǎn)生電路

利用控制信號Y1,Y2可以控制邏輯1信號和邏輯2信號的產(chǎn)生，從而得到三值加法器的本位和信號S，本位和信號S產(chǎn)生電路開關(guān)級結(jié)構(gòu)式如下：

由三值絕熱多米諾文字運算電路、進(jìn)位信號產(chǎn)生電路和本位和信號產(chǎn)生電路便可以構(gòu)成一位三值絕熱多米諾加法器，其電路結(jié)構(gòu)圖、電路符號及時鐘波形如圖6所示。圖6(a)中電路符號為“L”的電路是三值絕熱多米諾文字運算電路。

圖3 控制信號Y1, Y2產(chǎn)生電路

圖4 本位和信號S輸出電路

圖5 本位和信號S電路符號及時鐘波形

3.2 四位三值絕熱多米諾加法器設(shè)計

圖6 一位三值絕熱多米諾加法器

圖7 四位三值絕熱多米諾加法器

4 計算機模擬

圖8 四位三值絕熱多米諾加法器模擬波形

在相同參數(shù)下，將絕熱多米諾三值加法器與采用直流電源的常規(guī)多米諾三值加法器進(jìn)行瞬態(tài)能耗比較，如圖9所示。圖中絕熱多米諾三值加法器瞬態(tài)能耗曲線的凹底表示能量被回收至功率時鐘，從而有效地降低電路功耗。經(jīng)分析，該絕熱三值加法器功耗節(jié)省約61%，證明所設(shè)計電路低功耗特性明顯。此外，該三值加法器由于采用了多米諾電路，因此具有結(jié)構(gòu)簡單的優(yōu)點，與基于DTCTGAL電路設(shè)計的三值加法器[8]相比，每位加法器電路的晶體管數(shù)量減少約47%，降低了電路的成本。

圖9 瞬態(tài)能耗比較圖

5 結(jié)束語

本文利用開關(guān)-信號理論，提出一種新穎的低功耗三值加法器的開關(guān)級設(shè)計方案。該方案采用絕熱多米諾電路進(jìn)行設(shè)計，使用功率時鐘供電，回收節(jié)點電容上的電荷，實現(xiàn)能量的重復(fù)利用，從而降低了電路的功耗，并且具有結(jié)構(gòu)簡單、成本低的優(yōu)點。利用該三值加法器單元可以構(gòu)成更多位數(shù)的三值加法器，推動三值數(shù)字系統(tǒng)的實用化進(jìn)程。

[1]Keshavarzian P and Navi K. Universal ternary logic circuit design through carbon nanotube technology[J].International Journal of Nanotechnology, 2009, 6(10/11): 942-953.

[2]Lin Mi, Lu Wei-feng, and Sun Ling-ling. Design of ternary D flip-flop with pre-set and pre-reset functions based on resonant tunneling diode literal circuit[J].Journal of Zhejiang University-Science C, 2011, 12(6): 507-514.

[3]Moaiyeri MH, Doostaregan A, and Navi K. Design of energy-efficient and robust ternary circuits for nanotechnology[J].IET Circuits,Devices&Systems, 2011,5(4): 285-296.

[4]Kursun V and Liu Zhi-yu. Domino logic circuit techniques for suppressing subthreshold and gate oxide leakage[P]. US Patent: 7855578, 2010.

[5]汪金輝, 宮娜, 耿淑琴, 等. 45 nm 工藝pn混合下拉網(wǎng)絡(luò)多米諾異或門設(shè)計[J]. 半導(dǎo)體學(xué)報, 2008, 29(12): 2443-2447.

Wang Jin-hui, Gong Na, Geng Shu-qin,et al.. Design of pn mixed pull-down network Domino XOR gate in 45 nm technology[J].Journal of Semiconductors, 2008, 29(12):2443-2447.

[6]李學(xué)初, 高清運, 陳浩瓊, 等. CMOS集成時鐘恢復(fù)電路設(shè)計[J]. 電子與信息學(xué)報, 2007, 29(6): 1496-1499.

Li Xue-chu, Gao Qing-yun, Chen Hao-qiong,et al.. The design of monolithic CMOS clock recovery circuit[J].Journal of Electronics&Information Technology, 2007, 29(6):1496-1499.

[7]Navi K, Maeen M, Foroutan V,et al.. A novel low-power full-adder cell for low voltage[J].Integration,the VLSI Journal, 2009, 42(4): 457-467.

[8]汪鵬君, 李昆鵬. 基于電路三要素理論的三值絕熱加法器設(shè)計[J]. 電子學(xué)報, 2011, 39(5): 1037-1041.

Wang Peng-jun and Li Kun-peng. Design of ternary adiabatic adder based on theory of three essential circuit elements[J].Acta Electronica Sinica, 2011, 39(5): 1037-1041.

[9]杭國強, 陸慧娟. 新型電流型CMOS三值施密特電路設(shè)計[J].浙江大學(xué)學(xué)報(工學(xué)版), 2006, 40(7): 1141-1145.

Hang Guo-qiang, Lu Hui-juan. Novel current-mode CMOS ternary Schmitt trigger[J].Journal of Zhejiang University(Engineering Science), 2006, 40(7): 1141-1145.

[10]汪鵬君, 曾小旁. 具有預(yù)計算功能的新型絕熱數(shù)值比較器設(shè)計[J]. 電子與信息學(xué)報, 2010, 32(1): 214-218.

Wang Peng-jun and Zeng Xiao-pang. Design of new adiabatic digital comparator with pre-computational function[J].Journal of Electronics&Information Technology, 2010, 32(1):214-218.

[11]楊乾坤, 汪鵬君, 鄭雪松. 三值絕熱多米諾文字運算電路開關(guān)級設(shè)計[J]. 電路與系統(tǒng)學(xué)報, 2012, 17(4): 36-40.

Yang Qian-kun, Wang Peng-jun, and Zheng Xue-song. Design of ternary adiabatic Domino literal operation circuit on switch-level[J].Journal of Circuits and Systems, 2012, 17(4):36-40.