基于PMOS三維選通高速門(mén)控技術(shù)

楊金寶， 周 燕， 范松濤， 曾華林， 王新偉

(中國(guó)科學(xué)院半導(dǎo)體研究所光電系統(tǒng)實(shí)驗(yàn)室，北京 100083)

0 引言

選通三維成像可以廣泛地用于導(dǎo)彈制導(dǎo)、夜視安防等技術(shù)領(lǐng)域［1-2］。選通三維成像與傳統(tǒng)選通成像方式相比，對(duì)像增強(qiáng)器門(mén)控信號(hào)的脈寬和頻率提出更高的要求。如基于步進(jìn)延時(shí)的三維成像方式的脈寬和延時(shí)精度須達(dá)納秒級(jí)甚至皮秒級(jí)［3］。用于制導(dǎo)等技術(shù)的三維成像方式須對(duì)大景深大目標(biāo)進(jìn)行實(shí)時(shí)成像，從而要求可變的脈寬以獲取不同景深的目標(biāo)切片和較高的重復(fù)頻率以快速實(shí)時(shí)成像［4-5］。因此高重頻、脈寬可變的大幅值、窄脈沖、快速上升、下降沿的可控的高速門(mén)控技術(shù)一直是三維選通成像技術(shù)的核心和難點(diǎn)。

實(shí)現(xiàn)高速門(mén)控技術(shù)主要有基于陰極選通、基于MCP選通和基于熒光屏選通3種方式，其中陰極選通方式由于選通幅值低，靈敏度高，是最常用的選通控制方式［6］。目前作為陰極選通像增強(qiáng)器的高速門(mén)控開(kāi)關(guān)有基于雪崩三極管［6-7］和功率 MOSFET［8-9］，雪崩三極管開(kāi)關(guān)速度快，脈沖上升下降沿小，但脈寬不易控制;功率MOSFET開(kāi)關(guān)速度快，抗干擾能力強(qiáng)，但寄生參數(shù)較大，且在控制電路中加入電平移位電路實(shí)現(xiàn)負(fù)壓選通，控制電路的穩(wěn)定性降低。另外也有報(bào)道使用推挽MOSFET開(kāi)關(guān)的方法設(shè)計(jì)高速門(mén)控開(kāi)關(guān)電路，但需要使用隔離驅(qū)動(dòng)，反相器的制作需通過(guò)纏繞自制線圈，引入大量的寄生參數(shù)，結(jié)構(gòu)復(fù)雜，時(shí)序控制精度不高，噪聲信號(hào)干擾大［10］。

本文在傳統(tǒng)基于功率MOSFET高速陰極選通門(mén)控開(kāi)關(guān)的基礎(chǔ)上，提出一種基于PMOS和功率三極管的互補(bǔ)級(jí)聯(lián)高速門(mén)控開(kāi)關(guān)技術(shù)，該方案可為三維選通實(shí)時(shí)成像系統(tǒng)提供高速門(mén)控信號(hào)。

1 高速門(mén)控開(kāi)關(guān)的設(shè)計(jì)

陰極選通電壓為-200 V，關(guān)斷電壓40 V，由于選通時(shí)間很短，陰極開(kāi)關(guān)時(shí)序信號(hào)的占空比接近于1，為實(shí)現(xiàn)大幅值的正負(fù)壓快速選通，本文提出采用功率PMOS和功率三極管互補(bǔ)級(jí)聯(lián)的方式，產(chǎn)生所需的陰極高壓門(mén)控開(kāi)關(guān)信號(hào)。所研制的三維選通門(mén)控開(kāi)關(guān)主要技術(shù)指標(biāo)如表1所示。

表1 三維門(mén)控開(kāi)關(guān)技術(shù)指標(biāo)Table 1 Technological parameters of 3D gate-control switch

互補(bǔ)級(jí)聯(lián)高速門(mén)控開(kāi)關(guān)電路主要包括脈沖整形部分，前級(jí)開(kāi)關(guān)部分和后級(jí)開(kāi)關(guān)部分，電路原理如圖1所示。

圖1 互補(bǔ)級(jí)聯(lián)選通開(kāi)關(guān)原理圖Fig.1 Complementary cascade gating switch

初始低壓TTL信號(hào)由于邊沿震蕩大，經(jīng)整形模塊整形后進(jìn)入PMOS驅(qū)動(dòng)模塊，得到峰值電流達(dá)數(shù)安的強(qiáng)驅(qū)動(dòng)信號(hào)，該信號(hào)進(jìn)入互補(bǔ)級(jí)聯(lián)模塊，先對(duì)PMOS進(jìn)行開(kāi)關(guān)，獲得低電平為-200 V的高速正脈沖，進(jìn)而觸發(fā)功率三極管，最終獲得低電平為-200 V，高電平為40 V的選通負(fù)脈沖信號(hào)。

脈沖整形部分，選通三維成像時(shí)序精度高，要求有較好的平頂脈沖觸發(fā)信號(hào)，以免三維成像中觸發(fā)電平誤判，從而引起子幀信息的丟失。

選通三維門(mén)控開(kāi)關(guān)的觸發(fā)信號(hào)是TTL信號(hào)，該信號(hào)一般由高速數(shù)字處理電路(如CPLD或FPGA)產(chǎn)生［11］。但數(shù)字電路產(chǎn)生的信號(hào)波形邊沿震蕩較大，且數(shù)字電路產(chǎn)生的信號(hào)高電平一般為3.3 V，與后續(xù)驅(qū)動(dòng)模塊電平有時(shí)不兼容。

本系統(tǒng)設(shè)計(jì)采用TTL電平轉(zhuǎn)換芯片74LVC4225將其轉(zhuǎn)化為標(biāo)準(zhǔn)TTL信號(hào)電平并進(jìn)行整形，減小信號(hào)震蕩以防止出現(xiàn)電平誤判。

前級(jí)開(kāi)關(guān)采用PMOS作為開(kāi)關(guān)器件，PMOS開(kāi)關(guān)性能優(yōu)越，閾值電壓高，抗干擾能力強(qiáng)，開(kāi)關(guān)速度快，波形平整度好。為增加其導(dǎo)通速度，使用PMOS柵極驅(qū)動(dòng)芯片，使之迅速導(dǎo)通，本設(shè)計(jì)中采用MC33151。在關(guān)斷階段，柵極電容需通過(guò)柵極串聯(lián)電阻放電，放電速度受柵極串聯(lián)電阻和前級(jí)負(fù)載限制，為加快柵極電容放電，使PMOS迅速關(guān)斷，采用關(guān)斷加速電路，使柵極電荷在關(guān)斷時(shí)迅速放電。因此在級(jí)聯(lián)電路的前級(jí)使用PMOS能夠?yàn)楹蠹?jí)開(kāi)關(guān)提供干凈的開(kāi)關(guān)觸發(fā)信號(hào)。

后級(jí)開(kāi)關(guān)與-200 V的高壓兼容，本設(shè)計(jì)中使用功率三極管ZTX857作為開(kāi)關(guān)器件。功率三極管的頻率特性好，開(kāi)關(guān)速度快，基極驅(qū)動(dòng)電流小，在級(jí)聯(lián)電路中，不需使用驅(qū)動(dòng)模塊，開(kāi)關(guān)電路簡(jiǎn)單，減少了級(jí)聯(lián)電路的延時(shí)。功率三極管開(kāi)關(guān)性能與MOSFET作后級(jí)驅(qū)動(dòng)相比，減少了驅(qū)動(dòng)延時(shí)，寄生參數(shù)少，信號(hào)畸變小，具有良好的脈寬保持特性和高重頻性。

在實(shí)際電路的設(shè)計(jì)中，為增加功率三極管的關(guān)斷速度，對(duì)功率三極管加上加速電容或鉗位肖特基二極管，從而減小三極管關(guān)閉時(shí)的基區(qū)電荷存儲(chǔ)時(shí)間。

功率三極管的導(dǎo)通閾值電壓僅0.8 V，在實(shí)際電路中，為避免功率三極管關(guān)閉不完全的情況，將PMOS開(kāi)關(guān)管的負(fù)壓提高幾伏，如器件PMOS的低端電壓改為-203 V或使用一小型隔離電源芯片升壓等。

由于選通開(kāi)關(guān)信號(hào)高頻成分十分豐富，導(dǎo)致尖峰脈沖較多，在電路中有時(shí)會(huì)引起電平的誤判，因此在實(shí)際電路中加入RC尖峰吸收電路，對(duì)脈沖進(jìn)行尖峰整形。設(shè)計(jì)完成的實(shí)際門(mén)控開(kāi)關(guān)電路如圖2所示。

圖2 實(shí)際門(mén)控開(kāi)關(guān)電路圖Fig.2 Gate-control switch circuit in reality

2 門(mén)控開(kāi)關(guān)電路性能分析與仿真

根據(jù)圖3所示的門(mén)控開(kāi)關(guān)電路結(jié)構(gòu)圖，其級(jí)聯(lián)門(mén)控開(kāi)關(guān)電路的高頻信號(hào)模型如圖3所示。

圖3 互補(bǔ)級(jí)聯(lián)開(kāi)關(guān)模型Fig.3 Model of complementary cascade switch

PMOS和功率三極管的導(dǎo)通和關(guān)斷可以看作是電容充放電過(guò)程，PMOS柵極驅(qū)動(dòng)可等效為一反相放大器U1，其輸出電阻為R1，前級(jí)共源型PMOS開(kāi)關(guān)采用高頻開(kāi)關(guān)模型，由柵極電阻Rg、柵源電容Cgs、柵漏電容Cgd、源漏電容Cds、溝道電流Id、源漏導(dǎo)通電阻Ron和寄生電感L組成，其中Cgs、Cgd主要由柵極絕緣層引起，器件封裝時(shí)在漏源引入Cds。源漏導(dǎo)通電阻和源漏溝道電流分別為

式中:μn為電子遷移率;Z為溝道寬度;L為溝道長(zhǎng)度;Vth為MOS導(dǎo)通閾值電壓。

功率三極管采用高頻混合π模型，即由發(fā)射結(jié)結(jié)電容 Cbe、結(jié)電阻Rbe，集電結(jié)結(jié)電容 Cbc、結(jié)電阻 Rbe和受控電流源Ic組成，它代表了基區(qū)貯存電荷的動(dòng)態(tài)增長(zhǎng)變化對(duì)發(fā)射結(jié)外加電壓增長(zhǎng)變化的依賴(lài)關(guān)系，即Vbe的改變導(dǎo)致基區(qū)電荷的改變，從而使Ic增加。

當(dāng)輸入為一正脈沖時(shí)，經(jīng)PMOS驅(qū)動(dòng)器后變?yōu)橐回?fù)脈沖，進(jìn)而對(duì)PMOS進(jìn)行開(kāi)關(guān)。當(dāng)柵極電壓為低時(shí)，柵電容Cgs開(kāi)始放電，PMOS打開(kāi)，導(dǎo)通延時(shí)時(shí)間為

PMOS導(dǎo)通后出現(xiàn)漏極電流Id，Rds迅速減小，存儲(chǔ)在Cds和Cgd上的電荷開(kāi)始通過(guò)溝道放電，Vds下降，輸出脈沖上升時(shí)間

式中:CBin是功率三極管的等效輸入電容;Rds為PMOS導(dǎo)通電阻。與導(dǎo)通類(lèi)似，PMOS的關(guān)斷過(guò)程是對(duì)柵電容進(jìn)行充電，使Vgs低于閾值電壓。PMOS關(guān)斷時(shí)，柵極電容需經(jīng)過(guò)柵極電阻放電，致使關(guān)斷時(shí)間加大。由于已設(shè)計(jì)關(guān)斷加速電路

關(guān)斷后，Cds充電，Vds開(kāi)始上升，設(shè)R2為漏極負(fù)載，則輸出脈沖下降時(shí)間為

功率三極管的開(kāi)關(guān)分析與場(chǎng)效應(yīng)管相似，只是三極管是電流驅(qū)動(dòng)，是出現(xiàn)一定基極電流后開(kāi)始導(dǎo)通。當(dāng)三極管由導(dǎo)通變?yōu)榻刂箷r(shí)，存儲(chǔ)在基區(qū)的電荷需通過(guò)基極電阻釋放，這段時(shí)間稱(chēng)為反向恢復(fù)時(shí)間，通過(guò)加速電容和肖特基鉗位可大大減少反向恢復(fù)時(shí)間，其他分析方法與MOS相同，本文不再贅述。最后門(mén)控開(kāi)關(guān)輸出脈沖寬度為

式中:WTTL為T(mén)TL觸發(fā)信號(hào)脈寬;BJT為功率三極管;tr|PMOS為前級(jí)開(kāi)關(guān)PMOS的上升時(shí)間;tf|PMOS為前級(jí)開(kāi)關(guān)PMOS的下降時(shí)間;tr|BJT為后級(jí)開(kāi)關(guān)功率晶體管的上升時(shí)間;tf|BJT為后級(jí)開(kāi)關(guān)功率晶體管的下降時(shí)間。由式(8)知，前級(jí)PMOS開(kāi)關(guān)脈沖的上升時(shí)間tr|PMOS需要被減去，主要是后級(jí)采用功率三極管作開(kāi)關(guān)，導(dǎo)通電壓僅0.8 V，因此在計(jì)算最終脈寬時(shí)，這項(xiàng)不應(yīng)包括在內(nèi)。由式(8)還可以看出本文設(shè)計(jì)的高速門(mén)控開(kāi)關(guān)可以獲得比TTL觸發(fā)脈沖更窄的脈寬，這是傳統(tǒng)門(mén)控開(kāi)關(guān)所無(wú)法得到的。設(shè)置器件模型，使用PSPICE軟件仿真，考慮到實(shí)際電路，設(shè)各寄生電感L設(shè)置為40 nH。參數(shù)設(shè)置如表2所示。

表2 仿真參數(shù)表Table 2 Parameters of simulation

由式(7)知，選通脈沖下降時(shí)間tf=9.55 ns，由式(5)有，上升時(shí)間 tr=21.1 ns。由式(1)～式(8)有，Wp=105.75 ns，仿真結(jié)果如圖4所示。

圖4 門(mén)控開(kāi)關(guān)仿真圖Fig.4 Simulation of gate-control switch

從仿真結(jié)果可看出，選通脈沖上升沿時(shí)間為18 ns，下降沿時(shí)間為 8 ns，脈寬 97.5 ns，與分析符合較好，脈寬比觸發(fā)TTL信號(hào)小的原因主要是因?yàn)榧纳姼蠰使得前級(jí)PMOS開(kāi)關(guān)的下降時(shí)間增大造成的。

3 門(mén)控開(kāi)關(guān)的實(shí)現(xiàn)與實(shí)驗(yàn)

實(shí)際電路中，PMOS采用FQA9P25，功率三極管為ZTX857，二者電學(xué)參數(shù)如表3所示。

表3 PMOS與功率三極管電學(xué)參數(shù)Table 3 Electrical parameter of PMOS and power transistor

開(kāi)關(guān)電路在PCB板上設(shè)計(jì)并實(shí)現(xiàn)，實(shí)物如圖5a所示。實(shí)驗(yàn)中，示波器為力科WaveRunner 204MXi-A，PMOS漏極電阻 R2=25 Ω，功率三極管集電極電阻R3=300 Ω。通過(guò)FPGA輸入脈寬50 ns，頻率1 kHz的時(shí)序脈沖信號(hào)，經(jīng)整形模塊后的前后對(duì)比如圖5d、圖5e所示。由式(7)知，選通脈沖下降時(shí)間tf=7.0 ns，由式(5)有，上升時(shí)間tr=21.8 ns。由式(1)～式(8)有，Wp=48.72 ns。實(shí)驗(yàn)得到脈寬為 50 ns，上升時(shí)間24.6 ns、下降時(shí)間 13.4 ns，高電平為 40 V，低電平為-200 V的高速高壓陰極選通脈沖，如圖5b所示。理論與實(shí)驗(yàn)的差別主要是由于在實(shí)際電路板中，信號(hào)走線引起的寄生參數(shù)使得開(kāi)關(guān)時(shí)域特性變差，脈沖上升、下降沿時(shí)間增大。但由于采用功率三極管作為后級(jí)開(kāi)關(guān)，導(dǎo)通電壓小，僅0.8 V，使得脈寬特性變好，剛好部分抵消寄生參數(shù)引起的不利影響，使得該門(mén)控開(kāi)關(guān)具有良好的脈寬特性，而傳統(tǒng)的門(mén)控開(kāi)關(guān)，不管是基于雪崩三極管型還是普通MOSFET型，由于寄生參數(shù)的影響，脈寬特性均要變差。另外門(mén)控信號(hào)脈寬可調(diào)，圖5c為脈寬是200 ns的門(mén)控信號(hào)。實(shí)驗(yàn)中最高重復(fù)頻率100 kHz，如圖5f所示。

5 實(shí)驗(yàn)結(jié)果圖Fig.5 Experiment results

實(shí)驗(yàn)表明，文中設(shè)計(jì)的門(mén)控開(kāi)關(guān)重復(fù)頻率可調(diào)，最高達(dá)100 kHz，脈寬可調(diào)，最小脈寬為50 ns，開(kāi)啟電壓-200 V，關(guān)斷電壓40 V，滿(mǎn)足三維選通門(mén)控開(kāi)關(guān)的技術(shù)要求，與傳統(tǒng)門(mén)控開(kāi)關(guān)相比，減小了寄生參數(shù)，具有良好的脈寬特性和快速的上升、下降沿。從實(shí)際的波形看出，實(shí)際信號(hào)波形與仿真波形存在差別，這主要是由于實(shí)際電路中存在寄生電感、電容，致使信號(hào)引起畸變?cè)斐傻模栽趯?shí)際電路的布局布線時(shí)，要盡量減少寄生電感，如接線盡量短，走線要寬等等。

4 結(jié)論

通過(guò)理論和實(shí)驗(yàn)研究表明:互補(bǔ)級(jí)聯(lián)方式選通高速陰極開(kāi)關(guān)通過(guò)PMOS作為前級(jí)開(kāi)關(guān)，產(chǎn)生好的脈沖波形，進(jìn)而驅(qū)動(dòng)后級(jí)功率三極管開(kāi)關(guān)，實(shí)現(xiàn)-200 V和40 V的高速陰極選通。電路穩(wěn)定性好，時(shí)序控制精度高，脈沖頻率可調(diào)，脈寬可調(diào)，最小脈寬達(dá)50 ns，上升時(shí)間 24.6 ns，下降時(shí)間 13.4 ns，最高工作頻率100 kHz，而且可以獲得比TTL觸發(fā)脈沖更窄脈寬，完全滿(mǎn)足選通三維成像的高精度時(shí)序要求。另外在設(shè)計(jì)電路板時(shí)，應(yīng)盡量減小布線時(shí)引入的寄生參數(shù)，接線盡量短，以免引起脈沖波形的畸變和震蕩。

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