說三道四

不知不覺，DDR3規(guī)格已經(jīng)統(tǒng)治內(nèi)存界六年時間了，相比CPU、主板甚至硬盤的升級速度，內(nèi)存的確有點被遺忘的感覺。而DDR4內(nèi)存技術標準的發(fā)布，在看似平靜的內(nèi)存領域濺起了不少水花……

速度加倍 能耗更低

微電子產(chǎn)業(yè)標準機構(gòu)JEDEC固態(tài)技術協(xié)會終于發(fā)布了下一代同步DDR內(nèi)存的技術標準：DDR4，它的數(shù)據(jù)傳輸速度將比DDR3快一倍，且功耗更低。DDR4的單個內(nèi)存顆粒容量2Gb-16Gb，同時提供了三種數(shù)據(jù)寬度x4、x8、x16，最大數(shù)據(jù)傳輸速度為3.2Gb/s，不過JETEC說未來隨著標準的發(fā)展速度還會繼續(xù)增加。另外DDR4的功耗會更低，將使用1.2V電壓而不是DDR3用的1.5V。值得一提的是當前很多移動智能終端都采用了1.2v的低功耗DDR（LPDDR）內(nèi)存。而下一代產(chǎn)品LPDDR3，將能在現(xiàn)有基礎上降低35%至40%的功耗，但它的成本會比DDR4高出40%（LPDDR產(chǎn)品生產(chǎn)成本更為昂貴）。

據(jù)目前透露的情況表明，DDR4內(nèi)存將會擁有Single-endedSignaling信號（ 傳統(tǒng)SE信號）和DifferentialSignaling（ 差分信號技術 ）兩種規(guī)格，對于用戶來說，前者傳輸速率已經(jīng)被確認為1.6～3.2Gbps，后者傳輸速率則將可以達到6.4Gbps。

下面，我們將DDR4內(nèi)存將會采用的技術做了一個整理：

提供三種數(shù)據(jù)寬度：x4， x8和x16

新的JEDEC POD12接口標準（工作電壓1.2V）

DifferentialSignaling（ 差分信號技術）

新的終止調(diào)度：在DDR4中DQ bus可以轉(zhuǎn)移終止到VDDQ，這樣即使在VDD電壓降低的情況下也能保證穩(wěn)定

正常和動態(tài)的ODT：改進ODT協(xié)議，并且采用新的Park Mode模式可以允許正常終結(jié)和動態(tài)吸入終結(jié)，而不需要去驅(qū)動ODT Pin

突發(fā)長度和突發(fā)停止長度分別為8和4

數(shù)據(jù)遮掩

DBI：可以降低功耗并且提升數(shù)據(jù)信號完整性

新的數(shù)據(jù)總線CRC技術，可以偵測傳輸過程中的錯誤偵測，特別對非ECC內(nèi)存進行寫入操作時有幫助

針對命令和地址總線的新的CA奇偶校驗

DLL關閉模式支持

服務器內(nèi)存競速僅是開始

其實在JEDEC正式公布DDR4技術標準以前，三星早在2011年初便推出了2GB DDR4內(nèi)存模組，而Hynix海力士（現(xiàn)代旗下）也于同年4月推出了2400MT/s的2GB DDR4，不過這兩款“搶跑”的產(chǎn)品均基于30nm和39nm制程工藝，工作電壓同為1.2V。業(yè)內(nèi)巨頭Intel的再下代企業(yè)級服務器平臺Haswell-EX才會第一個整合DDR4內(nèi)存控制器，桌面級方面則要等待2015年左右的14nm工藝新架構(gòu)“Skylake”了。

Intel在推進DDR4內(nèi)存上的慢吞吞引來三星等內(nèi)存廠商的催促，畢竟從2011年以來，主流PC內(nèi)存售價一路狂跌，DDR4一定程度上已經(jīng)成為了內(nèi)存產(chǎn)業(yè)復興的唯一希望。而在推進DDR4技術普及上，ARM則顯得積極得多。作為服務器領域新手，ARM前不久推出了高達16核芯的處理器計劃，以應對數(shù)據(jù)中心越來越高的低功耗以及網(wǎng)絡連接需求。名為CCN-504的內(nèi)核連接技術最多支持16核芯，并且ARM同時發(fā)布了內(nèi)存控制技術DMC-520，可支持未來的DDR4，目前雖然都是28nm制程工藝，不過正努力向20nm工藝推進。

ARM在移動設備領域的強勢已經(jīng)讓Intel倍感壓力，而在服務器領域?qū)DR4規(guī)格內(nèi)存的支持上它也領先了Intel一步，借助服務器領域的競爭，相信能有效推動DDR4規(guī)格內(nèi)存普及，或許明年年底，桌面級DDR4內(nèi)存就可以同大家見面了。