基于改進的布斯算法FPGA嵌入式18×18乘法器

摘 要：設計了一款嵌入FPGA的乘法器，該乘法器能夠滿足兩個18 b有符號或17 b無符號數的乘法運算。該設計基于改進的布斯算法，提出了一種新的布斯譯碼和部分積結構，并對92壓縮樹和超前進位加法器進行了優化。該乘法器采用TSMC 0.18 μm CMOS工藝，其關鍵路徑延遲為3.46 ns。

關鍵詞：布斯算法； 部分積； 92壓縮； 兩級超前進位加法器

中圖分類號： 文獻標識碼：A 文章編號：1004373X(2012)08015403