基于FPGA的π／4DQPSK跳頻調制器的設計與實現?

魏鵬，李永超，陸銳敏（總參第六十三研究所，南京210007）

基于FPGA的π／4DQPSK跳頻調制器的設計與實現?

魏鵬，李永超，陸銳敏
（總參第六十三研究所，南京210007）

將π／4DQPSK調制與跳頻技術相結合，設計了π／4DQPSK跳頻調制器。利用FPGA實現了π／4DQPSK基帶跳頻調制，并由AD9957完成正交調制、數模轉換和一次上變頻。設計了乒乓方式上變頻調制器完成二次上變頻及跳頻調制。實測結果表明，跳頻頻率誤差小于1 Hz，換頻時間小于2μs，瞄準干擾信噪比為8 dB時，誤碼率低于10-4。

跳頻通信；π／4DQPSK；跳頻調制；抗干擾

1 引言

更高的頻譜利用率和更強的抗干擾能力一直是無線通信特別是軍用無線通信所不懈追求的目標。π／4DQPSK調制將載波相移限制為±π／4和±3π／4，使得包絡波動大大降低，頻譜輸出占用更小的帶寬，可采用差分檢測方式解調，避免了同步載波的恢復，在快衰落信道中比相干解調的誤碼率更低［1］。而跳頻通信是目前通信抗干擾領域應用范圍最廣的一種通信方式［2］。本文正是以某無線通信系統設計為背景，結合π／4DQPSK調制和高速寬帶跳頻技術，設計了基于FPGA的π／4DQPSK跳頻調制器，旨在簡化系統設計的同時提高通信系統的抗干擾能力。

2 硬件組成及工作原理

2.1 硬件組成

如圖1所示，π／4DQPSK跳頻調制器由EP3C120F780 FPGA、TMS320C6416 DSP、偽隨機碼發生器、AD9957、50MHz晶振和兩片FLASH組成。

2.2 工作原理

設備上電后，FPGA和DSP分別從對應的FLASH中加載程序，DSP完成初始化后等待FPGA中斷信號。FPGA接收外部周期性送來的時間和密鑰信息，并將其送往偽隨機碼發生器進行非線性運算產生偽隨機數PRN。該PRN與時間、密鑰等信息一起組成跳頻同步信息并和原始數據一并緩存在FPGA內部RAM中。當FPGA緩存的數據達到指定長度后中斷DSP，DSP收到中斷信號后以EDMA［3］方式通過EMIFA［4］讀取數據及當前跳頻同步信息后進行數據編碼、交織、加擾等操作組成一個完整的跳頻幀。之后再次將這些數據以中斷的EDMA方式通過EMIFA傳回到FPGA中，每個中斷傳輸一跳數據。FPGA將這些數據進行并串轉換后完成π／4DQPSK跳頻調制，其過程包括I、Q分路、差分相位編碼、成形濾波、基帶跳頻調制以及在AD9957中進行正交調制、數模轉換和一次上變頻，最后在上變頻跳頻調制器中進行二次上變頻和射頻范圍內的寬帶跳頻調制。本文主要介紹π／4DQPSK跳頻調制的FPGA程序設計，包括AD9957的控制和上變頻跳頻調制器的設計。

3 FPGA程序設計

3.1 π／4DQPSK基帶跳頻調制

圖2所示為π／4DQPSK基帶跳頻調制的FPGA程序設計框圖，圖中各時鐘關系如下。

clk1：串行數據接收時鐘，其頻率等于串行數據波特率。

clk2：串行數據分為I、Q兩路后的輸出時鐘，等于clk1／2。

clk3：成形濾波器工作時鐘，等于clk1／2乘以濾波器內插倍數R。

h-pdclk：NCO和乘法器工作時鐘，等于pdclk／2，同時也為clk3的整數倍。

pdclk：AD9957輸出的數據采樣時鐘。

clk-hop：換頻時鐘。

從DSP中輸出的跳頻幀轉換成串行數據sdata在clk1時鐘驅動下輸入到I、Q分路相位調制模塊，I、Q分路相位調制模塊將串行數據sdata分為I、Q兩路，并根據I、Q的值輸出Nk，I、Q值與Nk的關系如表1所示，相加后Nk只保留低3位。相位編碼成形濾波器控制模塊接收Nk并完成相位編碼輸出In和Qn，對應關系如表2所示，表中In和Qn為十六進制表示。同時，該模塊同時還負責成形濾波器的控制，用sink-valid表明輸入濾波器的信號是否有效，當clk3檢測到clk2時鐘的上升沿時表明有新的數據產生，sink-valid置一個時鐘周期的高電平，之后R-1個周期低電平（R為成形濾波器插值倍數）。

成形濾波器由兩個完全相同的平方根升余弦滾降濾波器來完成對In和Qn兩路數據的成形濾波，直接調用ALTERA提供的FIR濾波器IP核［5］產生，參數設置為25倍插值，151級系數，滾降系數為1。成形濾波后輸出Im、Qm兩路信號。

基帶跳頻調制是為了彌補上變頻跳頻器的精度不足。在FPGA內部設計一個NCO并控制其在5 MHz范圍內跳頻，上變頻跳頻器只需在5 MHz的整數倍處跳頻，兩者的配合可得到任意頻點的跳頻，從而降低了上變頻跳頻器的設計難度，同時提高了跳頻精度。

程序設計中根據PRN計算出NCO的頻率控制字預存入ROM，程序工作時將PRN作為ROM的地址，在換頻時鐘clk-hop的驅動下讀出頻率控制字送給NCO，以改變NCO的輸出頻率，如式（1）所示［6］：

式中，fo為NCO輸出頻率，fref為NCO參考頻率，phi為頻率控制字，N為相位累積精度（Phase Accumulator Precision）。當NCO的參考時鐘為32 MHz、N=24時，輸出頻率誤差小于1 Hz。最后經成形濾波的兩路信號Im、Qm和NCO輸出的兩路正交調制信號cos（Δwk）、sin（Δwk）分別進入兩個乘加器完成式（2）、（3）所示的運算。之后將Imh、Qmh合路后交替送入AD9957完成正交調制。其SignalTap時序監測結果如圖3所示。

式（2）、（3）中加法或減法運算取決于圖2中的add-sub信號，該信號預存在ROM中頻率控制字的最高位，隨頻率控制字一起讀出。

圖3 中的sdata為串行數據；N-in為I、Q分路相位調制模塊輸出（即圖2中的Nk）；sink-valid為成形濾波器輸入有效信號；IDATA和QDATA分別為兩個成形濾波器輸入信號；dataa-0和dataa-1為兩個成形濾波器輸出信號；adress和q分別為ROM地址（PRN）和NCO頻率控制字；datab-0和datab-1為NCO的輸出信號；兩個result［0…26］分別為兩個乘加器輸出并截短后的結果，即圖2中的Imh、Qmh；DQU為Imh和Qmh交替后的結果；clk-hop為換頻時鐘。另外需要說明的是，NCO輸出頻率的改變比換頻信號clk-hop的上升沿提前約2μs（32 MHz采樣時鐘的63個周期），這是因為后端的跳頻上變頻調制器同樣以clk-hop的上升沿作為換頻時刻，考慮到乘加器和AD9957的延遲，所以NCO換頻時刻需要適當提前。

3.2 正交調制及AD9957的控制

Imh和Qmh合路后交替送入AD9957進行式（4）所示的運算完成正交調制，但在AD9957能夠正常工作之前必須對其進行必要的配置。本設計對其3個32位寄存器CFR0、CFR1、CFR2和一個64位寄存器profile進行配置，其他寄存器取默認值。本設計需配置參數如下：

各配置字中高8 bit為命令和地址，其余32 bit或64 bit的含義參考文獻［6］。該配置使得AD9957工作于QDAC模式，并激活內部的反向SINC濾波器，輸出的pdclk為64 MHz，并將輸出模擬信號上變頻到140 MHz（輸入參考時鐘fsysclk=640 MHz）。圖4所示為SignalTap對AD9957配置過程的監測結果。fout（k）=Imh（k）cos（wk）-Qmh（k）sin（wk）（4）

每次上電或FPGA外部復位后啟動一次AD9957配置，如圖4所示，配置前先將DQU-REST置1將AD9957復位。配置期間DQU-CS保持為低電平，FPGA將定義好的CFR0、CFR1、CFR2、Profile值通過sdio以時鐘sclk依次串行送入AD9957，每寫完一個寄存器io-updata送出一個脈沖，使AD9957鎖存該值。配置完成后將DQU-CS拉高，此時對AD9957的配置生效。圖中的sclk為10 MHz，SignalTap用50 MHz時鐘采樣，寫入192 bit共用960個周期。

配置完成后AD9957以pdclk作為采樣時鐘交替接收Imh和Qmh兩路數據，然后再次將其分為并行的I、Q兩路，分別經過反向CCI濾波、固定插值半波帶濾波、CCI插值濾波、正交調制、反向SINC濾波、數模轉換后輸出140M的模擬信號［7］。

3.3 上變頻跳頻調制

為了使換頻時間盡可能短，上變頻跳頻調制器使用兩個頻率合成器以乒乓方式進行頻率切換，用以完成在5 MHz整數倍處的寬帶高速跳頻，其工作原理如圖5所示。

上電后FPGA首先對上變頻跳頻調制器進行必要的配置后轉入正常工作模式，正常工作時其跳頻控制與NCO跳頻控制基本相同。將根據PRN計算出的頻率控制字預存入ROM，程序工作時將PRN作為ROM的地址，在換頻時鐘的驅動下讀出頻率控制字，交替送往兩個PLL。當頻率控制字送給PLL1時，輸出本振使用PLL2的頻率；當頻率控制字送給PLL2時，輸出本振使用PLL1的頻率。此時的頻率切換時間就等于選擇開關切換時間，使得換頻時間大大縮短。當原始串行數據速率為1 Mbit／s時，跳頻幀之間只需留有2 bit換頻保護即可保證接收端正確解跳，因此其換頻時間小于2μs。

該系統在定頻工作（頻率控制字取常數）時加入白噪聲干擾（相當于瞄準式干擾），用自制的專用誤碼儀進行測試，結果表明，信噪比為8 dB時誤碼率低于10-4。當系統跳頻工作時，由于跳頻速率高達每秒數千跳，跟蹤干擾難以實施，而阻塞式干擾時由于跳頻帶寬很寬，干擾方需要付出極高的功率代價。

4 結論

本文基于FPGA設計的π／4DQPSK跳頻調制器兼備π／4DQPSK調制和寬帶高速跳頻的優點，硬件結構簡單，換頻時間短，頻率精度高，具有較強的抗干擾能力，已經成功應用于某型抗干擾通信系統中。但由于上變頻跳頻調制器使用兩個PLL，使得系統體積增大，成本增加，不利于設備的小型化與規模化，因此下一步還需研制體積更小、換頻速率更高的單PLL結構的寬帶上變頻跳頻調制器。

［1］劉聰鋒.高效數字調制技術及其應用［M］.北京：人民郵電出版社，2006：16-18. LIU Cong-feng.Efficient digital modulation technique and its application［M］.Beijing：People′s Posts and Telecom Press，2006：16-18.（in Chinese）

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［3］Texas Instruments.TMS320C6000 DSP Enhanced Direct Memory Access（EDMA）Controller Reference Guide［EB／OL］.2008［2011-07-11］.http：／／www.ti.com／lit／ug／spru266e／spru266e.pdf.

［4］Texas Instruments.TMS320C6000 DSP External Memory Interface（EMIF）Reference Guide［EB／OL］.2008［2011-07-11］. http：／／www.ti.com／lit／ug／spru234c／spru234c.pdf.

［5］Altera Corporation.FIR Compiler User Guide［EB／OL］. 2009［2011-07-11］.http：／／www.altera.com／literature／ug／fircompiler-ug.pdf.

［6］Altera Corporation.NCO MegaCore Function User Guide［EB／OL］.2009［2011-07-11］.http：／／www.altera. com／literature／ug／ug-nco.pdf.

［7］Analog Devices，Inc.1 GSPS Quadrature Digital Upconverter with 18-Bit IQ Data Path and 14-Bit DAC EVAL-AD9957［EB／OL］.2007［2011-07-11］.http：／／www.analog.com／static／imported-file／data-sheets／AD9957.pdf.

WEIPeng was born in Changzhi，Shanxi Province，in 1983. He received the M.S.degree in 2008.He is now an engineer.His research direction is satellite communication.

Email：huangwyan＠sohu.com

李永超（1977—），男，安徽蒙城人，2002年獲碩士學位，現為工程師，主要研究方向為衛星通信；

LIYong-chao was born in Mengcheng，Anhui Province，in 1977.He received the M.S.degree in 2002.He is now an engineer.His research direction is satellite communication.

陸銳敏（1963—），男，江蘇無錫人，研究員，主要研究方向為衛星通信。

LU Rui-min was born in Wuxi，Jiangsu Province，in 1963. He is now a senior engineer of professor.His research direction is satellite communication.

Design and Realization of aπ／4DQPSK Frequency Hopping Modulator Based on FPGA

WEI Peng，LI Yong-chao，LU Rui-min
（The 63rd Research Institute of PLA General Staff Headquarters，Nanjing 210007，China）

Through combiningπ／4DQPSK with frequency hopping（FH）technique，aπ／4DQPSK FH modulator is designed and implemented.The baseband frequency hopping is achieved using FPGA.The quadrature modulation，digitalto analog conversion and firstup-conversion are completed using AD9957.The ping-pong up-converter is designed to accomplish second up-conversion.Test results show that error of hopping frequency is less than 1 Hz，the time of changing frequency is less than 2μs and the bit error rate（BER）is less than 10-4with spot jamming SNR（Signal-to-noise Ratio）8 dB.

frequency hopping communication；π／4DQPSK；frequency hopping modulation；anti-jamming

TN973.3

A

10.3969／j.issn.1001-893x.2012.02.014

魏鵬（1983—），男，山西長治人，2008年獲碩士學位，現為工程師，主要研究方向為衛星通信；

1001-893X（2012）02-0190-04

2011-07-18；

2011-11-11