基于FPGA的高速DUC設計與高效實現?

張海峰，趙愛玲

基于FPGA的高速DUC設計與高效實現?

張海峰，趙愛玲

（安陽工學院機械工程學院，河南安陽455000）

提出了一種基于FPGA實現高速數字上變頻（DUC）的方法。該方法采用一種新的多相內插濾波器的高效實現結構，利用多相內插濾波器中各分支濾波器間系數的特點，使多相內插濾波器消耗的乘法器數量減少一半；并采用一種并行結構的數控振蕩器（NCO），可產生高數據率的上變頻本振信號。利用該方法為某雷達中頻回波模擬器設計了DUC模塊，其輸出數字中頻信號的數據率可達1.2 Gsample／s，只消耗了少量資源，滿足項目需求。

雷達回波模擬器；高速DUC；高效多相內插濾波器；并行NCO；數字中頻信號

數字上變頻（DUC）是軟件無線電的關鍵技術之一，其基本功能是將基帶信號上變頻到載波頻率上，用于提高數據率、實現頻譜搬移，已廣泛應用于通信數字發射機和中頻信號模擬器等領域。

DUC一般可采用專用集成芯片（ASIC）、數字信號處理器（DSP）、現場可編程門陣列（FPGA）實現。ASIC集成度高、功耗低，但可編程性差；DSP可編程性高但功耗也高；FPGA片內具有豐富的邏輯資源、寄存器資源并集成有乘法器、存儲器等硬核，可編程性強，采用FPGA實現DUC具有更大的靈活性［1-3］。

1 DUC基本結構分析

DUC主要由數據率提升和頻譜搬移兩部分組成，其中數據率提升包含M倍內插和低通濾波，低通濾波用以濾除M倍內插帶來的延拓頻譜；數控振蕩器（NCO）用來生成上變頻所需的本振信號。其典型結構如圖1所示。

低通濾波常用積分梳狀（CIC）濾波器或有限長沖激響應（FIR）濾波器完成。CIC濾波器無乘法運算，結構簡單，但單級應用時阻帶衰減很小，多級串聯應用雖然能夠提高阻帶衰減卻導致通道平坦度變差，適用于窄帶信號。FIR濾波器實現結構中沒有反饋環路且對系數的定點量化不敏感，具有理想的線性相位，適用于寬帶信號。

NCO常用坐標旋轉數字計算（Cordic）或查找表（LUT）實現。Cordic算法性能與迭代次數等因素相關，好的性能需要更多迭代次數，這將增加頻率改變的反應時間；當需要高數據率的本振信號時，Cordic算法變得非常復雜。基于查找表法的NCO結構簡單，具有頻率切換反應時間小、便于采用并行運算等特點，適用于高數據率本振信號。

鑒于傳統DUC的運算資源量和處理速度難以滿足項目高數據率要求，而目前高速DUC實現方法的文獻相對較少，本文設計了一種基于FPGA、高效多相內插FIR濾波器和并行查找表的NCO相結合結構的高速DUC，該DUC具有內插倍數大、輸出信號數據率高等特點。

2 高速DUC的結構實現

“資源”和“速度”是FPGA開發中的兩個關鍵因素。高速DUC的基本特點是內插倍數大，內插后的數據率高。由于內插倍數大，低通濾波器的過渡帶相對變小，為獲得同樣的雜散抑制性能，濾波器階數會相應地增大，意味著實現低通濾波所使用的乘法器將增多。用FPGA實現高速DUC時，需要設計、采用合適的濾波器實現結構以減少乘法器的使用量，以及合適的數控振蕩器結構以生成高數據率的上變頻本振信號。

2.1 使乘法器消耗減半的高效多相內插濾波器結構

在實現DUC時，乘法器主要用來構建FIR濾波器。實現DUC時節省乘法器資源主要有5種方法：一是采用多級內插結構代替單級內插結構；二是當內插因子為2時使用半帶濾波器；三是利用線性相位FIR濾波器系數的對稱性減少乘法器使用；四是硬件分時復用減少乘法器的使用；五是以上方法的組合使用等［4］。

多相內插濾波器可看作是“內插”和“低通濾波”的并行實現結構，在實現高速DUC時常被采用。多相內插濾波器的基本實現結構如圖2所示［5］。

各分支濾波器的定義如下：

式中，h（n）是圖1中低通濾波器的系數，N是低通濾波器的階數。設內插濾波后y（n）的數據率為fh，則各多相分支濾波器的工作頻率為fh／M，M個分支濾波器在同一時刻的輸出?yl（n）是y（n）中順序的M個樣點，即：

由此可知，多相內插濾波器的基本實現結構需要N個乘法器，需要尋找適用于多相內插濾波器的節省乘法器的方法。由式（1）知，第l和第M-1-l個分支濾波器可表示如下：在以上兩式中，0≤n≤N／M-1，則0≤（N／M

-1-n）≤N／M-1，故式（4）可改寫成

線性相位FIR濾波器的系數滿足

由此可見，Rl（z）中第n個系數和RM-1-l（z）中第N／M-1-n個系數相等，也即：

式中，rl（n）是分支濾波器Rl（z）的單位沖激響應，fliplr代表時間反褶。

在多相內插濾波器中，Rl（z）和RM-1-l（z）的直接實現結構如圖3所示，其中yl（n）是Rl（z）的輸出。

根據式（7），實現濾波器的分支轉置結構如圖4所示。

與直接實現結構相比，分支轉置結構實現了兩條分支濾波器使用時的乘法器數量減少一半，相應多相內插濾波器消耗的乘法器總量也減少一半，同時該方法不會增加工作頻率，具有可實現性。

2.2 基于并行查找表的NCO實現結構

并行處理是應對高數據率的重要方法，是FPGA的優勢之一。在DUC中，NCO用于產生數據率為fh的上變頻本振，現有技術無法直接實現，應采用并行實現結構?？紤]到多相內插濾波器并行輸出內插濾波結果的M個相鄰樣點，可以用M個低速NCO合成一個高速NCO，與多相內插濾波器的輸出類似，M個低速NCO的并行輸出?fl（n）是高速上變頻本振f（n）的M個相鄰樣點，即：

由此可得DUC的等效結構如圖5所示。

每個NCO的實際工作頻率為fh／M。當M個NCO的等效工作頻率為fh、相位累加器寬度為B、輸出信號頻率為fo時，定義Pinc0如下：

式中，round（*）代表四舍五入，M個NCO具有相同的相位增量Pinc如下：

式中，Mod（*）代表取余運算。為了用M個工作頻率為fh／M的NCO合成一個工作頻率為fh的NCO，M個低速NCO具有相同的相位增量但各自的相位偏移量不同，M個相位增量的定義如下：

由于M個低速NCO具有相同的相位增量，在實現時可共用一個相位累加器，由此可得基于并行查找表的NCO實現結構，如圖6所示。

3 實驗與分析

某中頻雷達回波模擬器采用DSPs+FPGA+高速DAC的實現方式。DSPs選用TI公司的C6455，根據上位機下載的指令產生數據率為75 MHz的基帶正交信號傳給FPGA；FPGA選用Xilinx公司的XC5VSX95T-2，負責將接收到的基帶信號進行信息調制后經DUC得到數據率為1.2 GHz的數字中頻信號，該數字中頻信號由高速DAC轉換成模擬信號輸出，該DAC芯片選用ADI公司的AD9736。利用第2節中介紹的方法，在XC5VSX95T中實現DUC，其實現結構如圖7所示。

該DUC由兩級內插完成，第一級完成2倍內插，采用了26階的半帶濾波器，該濾波器中有12個系數為0，并利用系數偶對稱性進一步減少乘法器的使用量；第二級使用79階多相內插濾波器完成8倍內插，該多相濾波器使用圖5所示結構減少乘法器的消耗；使用改進的NCO結構，由8個運行在150 MHz的NCO合成一個等效數據率為1 200 MHz的NCO。取混頻結果的實部經并串轉換后傳給DAC轉換為模擬中頻信號輸出，其中并串轉換由Xilinx公司提供的OSERDES硬核完成。

3.1 乘法器使用量統計

可見該DUC實現時共使用了112個乘法器，占FPGA中總資源的17.5%；若不采用節省乘法器的措施，乘法器使用量將為206個，占總資源的32.2%。

3.2 上變頻結果

使用上述DUC將帶寬為40 MHz的基帶chirp信號上變頻至載頻為300 MHz的數字中頻信號，上變頻后信號的頻譜如圖8所示，其中濾波器系數量化成16 bit，中間運算節點保留16 bit，上變頻輸出結果保留14 bit。

可見，在表1所示乘法器消耗及上述定點截位條件下，該DUC輸出信號的雜散抑制優于80 dB，滿足項目需求。

4 結論

本文從“節省乘法器資源”和“應對高數據率”的角度論述了用FPGA實現高速DUC的方法。針對多相內插濾波器，利用FIR濾波器系數的對稱性及多相濾波器系數的分配特點設計了一種可節省乘法器資源的高效實現結構；采用并行處理的思想，設計了基于并行查找表的NCO實現結構，可產生高數據率的本振信號。實踐應用證明了本文所提出的方法是可行的、有效的。

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CHENG Pei-qing.Digital Signal Processing［M］.Beijing：Tsinghua University Press，2001：334-338.（in Chinese）

ZHANG Hai-feng was born in Mengzhou，Henan Province，in 1972.He is now an associate professor with the M.S.degree.His research concerns design of precision instruments and test.

Email：ayzhaoal＠126.com

趙愛玲（1969—），女，河南林州人，碩士，副教授，主要從事光電技術設計與測試方面的研究。

ZHAO Ai-ling was born in Linzhou，Henan Province，in 1969.She is now an associate professor with the M.S.degree.Her research interests include optoelectronic technology design and test.

Design and Efficient Realization of High Speed DUC Based on FPGA

ZHANG Hai-feng，ZHAO Ai-ling
（Department of Mechanical Engineering，Anyang Institute of Technology，Anyang 455000，China）

This paper proposes an access to the realization of high data rate digital up converter（DUC）based on FPGA.This method adopts a novel implementation structure of poly-phase interpolation filter and makes use of the characteristic of branch between filter coefficients to reduce the consumption of multiplier by half.Besides，the adoption of parallel processing Numerically-controlled Oscillator（NCO）can generate high data rate vibration signal.By following these methods，a DUC module is designed for a certain radar IF echo simulator，which can generate digital IF signal with data rate up to 1.2 Gsample／s.Few resources are consumed and the program needs are satisfied.

radar echo simulator；high speed DUC；poly-phase interpolation filter；parallel processing NCO；digital IF signal

The College Young Teachers Foundation Item of Henan Province（2011GGJS-212）

TN955

A

10.3969／j.issn.1001-893x.2012.07.012

張海峰（1972—），男，河南孟州人，碩士，副教授，主要研究方向為精密儀器設計與測試；

1001-893X（2012）07-1112-04

2011-11-01；

2012-04-05

河南省高等學校青年骨干教師基金項目（2011GGJS-212）