一種X波段頻率合成器的設計方案

胡 磊，金海鷹

（海軍91245部隊50分隊 遼寧 葫蘆島 125001）

在非相參雷達測試系統中，頻率合成技術是其中的關鍵技術之一，它要求在一個很寬的頻率范圍內以快捷的速度，提供大量的高精度、高分辨率、高穩定度的頻率信號。頻率合成的主要方法有直接頻率合成、鎖相頻率合成（PLL）和數字直接頻率合成（DDS）[1]。PLL雖然有鎖定頻率高、帶寬寬以及頻譜質量好等優點，但是存在置頻時間長、分辨率較低等缺點。DDS有頻率分辨率高、頻率轉換時間快、輸出相位噪聲低等優良特性，但其輸出頻率低、雜散性能較差，這些因素又限制了它們的使用。如果把兩者結合起來，取長補短，則可以獲得更高的頻率分辨率、更快的信號建立時間、低相噪和寬輸出頻率范圍等性能。

1 X波段頻率合成器的方案設計

經PLL倍頻，故具有較低的相位噪聲和較好的雜散性能，但此方案需要濾除混頻器產生的多余分量，影響環路參數，致使設計電路復雜，硬件調試周期長。而前者硬件結構簡單易實現，系統穩定性高。

本方案采用DDS激勵PLL的方式對X波段頻率合成器進行設計。系統原理圖如圖1所示。

圖1 頻率合成器原理框圖

Fig．1 Frequency synthesizer principle diagram

常用的DDS+PLL組合有DDS激勵PLL和DDS內插PLL 2種方式[2]。無論采用哪種組合方式，都可以獲得高分辨率、快速轉換、較寬頻率范圍的輸出頻率。但在頻率雜散性能、頻率建立時間和電路復雜程度等方面，兩種組合特點各有不同。在PLL內插DDS的組合方案中，雖然DDS輸出不

PLL由數字鑒相器、高精度電荷泵、可編程參考分頻器R、可編程A，B計數器以及雙模分頻器（P／P+1）組成。當PLL鎖定時，頻率合成器及VCO輸出頻率為：

式 （3）中K為DDS的頻率控制字，M為相位累加器字長，fCLK為DDS的內部工作頻率。因此（1）式可以寫為DDS的輸出頻率受頻率控制字K控制，且

2 硬件電路設計

本設計用于實現X波段低相噪鎖相頻率源，其中心頻率為 9．4 GHz，帶寬為 800 MHz，頻率分辨率為 100 kHz，相位噪聲要求為-80 dBc/Hz@10 kHz，由（1）式知VCO的輸出頻率為4．5～4．9 GHz。 鑒于以上考慮，本方案采用 DDS 芯片 AD9910和鎖相芯片ADF4106對硬件電路進行了設計。

2.1 AD9910的性能特點

AD9910是ADI公司推出的一款直接數字頻率合成器（DDS）芯片[3]，與其他高速DDS器件相比，它集成 14位數/模轉換器（DAC），可以形成數字可編程、高頻模擬輸出的頻率合成器，能夠產生頻率高400MHz的正弦波形[3]。這款DDS使用32位累加器，可提供快速調頻和頻率調節分辨率。其采樣率為1GSPS，調節分辨率為0．23 Hz。該DDS也支持快速的相位和幅度切換，具有PLLREFCLK乘法器。

AD9910可通過串行I/O端口設置內部控制寄存器內容，其內部包含靜態RAM（1 024字×32位RAM）以支持多種頻率、相位和幅度調制。AD9910也支持用戶定義、數字控制的線性掃描工作模式。

為了獲得更高級的調制功能，其集成了高速并行數據輸入端口以支持直接頻率、相位、幅度或極性調制。AD9910可應用于捷變本振頻率合成、快速跳頻和雷達線性調頻源中。

AD9910的電源電壓為 1．8 V和 3．3 V，功率消耗為 715～850mW，具有軟件和硬件控制的低功耗模式，低功耗模式的功耗為 19～25 mW。其 DAC輸出相位噪聲為＜-125 dBc/Hz@1 kHz，可進行25Mb/s寫速度串行I/O控制。AD9910的內部結構框圖如圖2所示。

圖2 AD9910內部結構框圖Fig．2 Internal structure of AD9910

2.2 ADF4106的性能特點

ADF4106是美國ADI公司生產的高性能鎖相頻率合成芯片，主要由數字鑒相器、電荷泵、R分頻器、A，B計數器及雙模前置P／P+1分頻器等組成。數字鑒相器對R計數器與N計數器的輸出信號進行相位比較，得到一個誤差電壓。14bit可編程參考R分頻器對外部晶振分頻后得到參考頻率。該器件可以通過可編程6位A計數器、13位B計數器及雙模前置分頻器（P／P+1）來共同完成主分頻比N（N=BP+A）。因此，設計時只需外加環路濾波器，并選擇合適的參考值，即可獲得穩定的頻率輸出。該器件的主要特點[4]如下：1）該合成器的輸出頻率為 0．5～6 GHz；2）工作電壓：2．7～3．3 V；3）最高鑒相輸入 104MHz， 具有 4 組可編程雙模分頻器 8／9，16／19，32／33，64／65；4）編程控制采用 3 線串行接口；5）能夠進行模擬和數字鎖定檢測；6）具有良好的相位噪聲參數。

2.3 環路濾波器設計

在鎖相環頻率合成器中，環路濾波器的主要作用是濾除PLL輸出誤差電壓中的高頻分量以保證環路的穩定性，以改善環路跟蹤性能和噪聲性能[5]。在環路帶寬內，鑒相器強迫VCO跟蹤參考頻率，將參考振蕩器的相位噪聲映射到 VCO上。 這一過程受到鑒相器噪聲基底的支配，因為鑒相器噪聲基底通常比參考振蕩器的相位噪聲高。由于補償頻率高于環路帶寬 ，環路就不能很好地跟蹤參考頻率，總的相位噪聲等于VCO的相位噪聲，因此要將環路帶寬設置在鑒相器噪聲基底與VCO自由振蕩時相位噪聲的交叉點上。過寬的環路帶寬雖然能縮短鎖定時間，但同時也會引入參考雜散；過窄則正好相反。因此需要在鎖定時間和參考雜散之間作折衷考慮。通常環路濾波器的帶寬應為鑒相器鑒相頻率的 1/10，同時為了避免環路不穩定 ，環路帶寬不應超過鑒相頻率的1/5。本設計中采用三階無源積分濾波器，濾波器各參數由軟件ADIsimPLL計算可得。PLL和環路濾波器如圖3所示。

圖3 PLL和環路濾波電路Fig．3 PLL and loop filter circuit

2.4 時序控制電路設計

本文利用FPGA對DDS芯片的串口控制寄存器直接進行送數操作以及對相關管腳的配置來實現對該DDS芯片的控制。

AD9910在串行通信模式下，對芯片管腳讀寫操作時序關系如圖4所示，在片選信號CS低電平時開始對串口寄存器進行讀寫操作。指令周期中的8位數據的第一位為讀寫控制位，后7位表示為寄存器地址。數據周期緊接指令周期之后，送完數據后再將片選信號置位。注意輸入的數據暫時存在寄存器的緩存器中，還需要IO_UPDATA（59腳）上升沿脈沖觸發后才有效。同時，在設置IO_UPDATA時確保脈寬大于一個周期的內部信號SYNC_CLK。

圖4 AD9910串口讀寫時序Fig．4 Serial reading and writing time sequence of AD9910

3 性能分析

3.1 相位噪聲

頻率合成器的相位噪聲主要由4部分組成：VCO固有的相位噪聲；鑒相器、環路濾波器、分頻器的相位噪聲；參考頻率的相位噪聲以及VCO輸出經二倍頻后引起的相噪惡化值[5]。其中環路分頻比N對環路帶寬內的輸出相位噪聲影響最大，即在環路帶通內，輸出相位噪聲要惡化20logNdB。在環路帶寬外的相位噪聲主要由VCO，而VCO的相位噪聲一般都比較理想，能滿足工程需要。VCO輸出經二倍頻后引起的相噪惡化值為。在將VCO的特性理想化的情況下，則整個環路的相位噪聲可近似為：

式（5）中PNPLL是鎖相環的相位噪聲基數，它是由鎖相電路本身引起的，對于確定的鎖相環和參考頻率它是一常數，鎖相芯片ADF4106的相位噪聲基PNPLL為-219 dBc/Hz，式（5）中 fPFD=fDDS/R，N=fVCO/fPFD=BP+A，因此（5）式可以寫為：

當頻率合成器輸出為中心頻率 9．4 GHz時，fVCO為4．7 GHz，通過改變頻率控制字 K 使 fDDS為 47 MHz，取 R=1，則頻率合成器的相位噪聲為：

圖5為通過軟件ADIsimPLL計算得到的相位噪聲曲線。由該曲線可知，在偏離載頻10 kHz時，相位噪聲約為-95 dBc/Hz，在偏離載頻1MHz時，相位噪聲約為-96 dBc/Hz，由此表明該頻率合成器具有很好的相位噪聲指標，可以滿足設計要求。

圖5 相位噪聲曲線Fig．5 Phase noise curve

3.2 捕獲時間

捕獲時間是在一定的頻率容限內由從一個特定頻率躍變到另一特定頻率所用的時間。跳變量通常由鎖相環頻段內的最大跳變決定。DDS激勵PLL時，頻率合成器的捕獲時間主要由PLL的決定[6]。當鑒相器工作在較高的頻率上時，相位比較也將以較高的速度進行，從而鎖相環將更快鎖定。另外，由于鎖相頻率較高，環路帶寬也將增大，這也會縮短捕獲時間。當鎖定頻率為4．7 GHz時的捕獲時間如圖6所示。由圖4知，經2 ms后PLL可將頻率鎖定在 4．7 GHz上，由此表明該頻率合成器具有較短的捕獲時間。

4 測試結果

圖6 頻率捕獲時間Fig．6 Frequency time of the capture

根據以上的設計方案，現已研制出樣機。經Agilent公司的頻譜儀E4407B測試，得知該頻率合成器的性能參數主要有：

輸出頻率范圍：9～9．8 GHz

相位噪聲：≦-80 dBc/Hz@10 kHz

分辨率：100 kHz

輸出功率：≧5 dBm

圖7為頻率合成器輸出為9．4 GHz時的頻譜，圖8為其相位噪聲曲線。

圖7 實測頻譜圖Fig．7 Measured spectrum charts

圖8 實測相位噪聲曲線Fig．8 Measured phase noise curve

由圖7可知，當輸出為9．4 GHz時，實際輸出頻率與之相差1 kHz，表明該頻率合成器輸出精度高；由圖8可知，當在偏離載頻10 kHz處，相位噪聲達-95．32 dBc/Hz，與理論分析基本吻合，從而證明該頻率合成器設計是正確合理的。

5 結束語

本文采用ADI公司的AD9910和ADF4106設計了一個倍頻式DDS激勵PLL的X波段頻率合成器[8]，既利用了PLL的高鑒相頻率以保證快的轉換速度，又利用DDS保證高的頻率分辨率，既解決高頻率轉換速度和高頻率分辨率之間的矛盾，又保證了整個頻率合成器的相位噪聲。經測試表明，該頻率合成器能產生低相噪、高分辨率、高穩定度的X波段信號，是一種較新的、實用的頻率合成器，具有較好的工程應用價值。目前，該頻率合成器已經成功的應用在某X波段非相參雷達測試設備中，并且可以很好的滿足系統的要求。

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