基于數(shù)據(jù)復(fù)制和數(shù)字上變頻的高速信號(hào)的產(chǎn)生

劉章文，盧朝政，張生帥，鮮海鵬

(中國(guó)工程物理研究院應(yīng)用電子學(xué)研究所 高功率微波技術(shù)實(shí)驗(yàn)室,四川 綿陽(yáng) 621900)

在信號(hào)產(chǎn)生技術(shù)中，數(shù)字信號(hào)由于其控制靈活，便于集成等優(yōu)點(diǎn)已廣泛用于現(xiàn)代通信設(shè)備、雷達(dá)信號(hào)產(chǎn)生和科研教學(xué)等儀器中。由于受頻率精度、穩(wěn)定度和動(dòng)態(tài)范圍的制約，提高數(shù)字信號(hào)中頻率調(diào)制速度是難點(diǎn)，也是高速調(diào)制信號(hào)源的技術(shù)瓶頸。直接數(shù)字頻率合成(DDS)技術(shù)具有頻率切換快、分辨率高、頻率和相位易于控制等特點(diǎn)，廣泛用于信號(hào)產(chǎn)生技術(shù)中[1-2]。存儲(chǔ)器數(shù)據(jù)的復(fù)制[3]和IQ數(shù)字上變頻技術(shù)對(duì)于基帶變到中頻，具有非常靈活可調(diào)的優(yōu)勢(shì)[1-2，4]。本信號(hào)產(chǎn)生系統(tǒng)即是對(duì)DSP、FPGA、DDS、存儲(chǔ)器的數(shù)字復(fù)制、數(shù)字上變頻以及微波變頻技術(shù)的綜合集成。

1 系統(tǒng)硬件方案

ADI公司的器件 AD9957內(nèi)置了 DDS、IQ數(shù)字上變頻器和刷新率高達(dá)1 GHz的14位高速DA，可直接產(chǎn)生最高400 MHz的輸出信號(hào)，本系統(tǒng)用為上變頻芯片。計(jì)算和控制采用高速DSP TMS320C6416T;高速接口采用了ALTERA公司的FPGA EP2S30F672I4N，內(nèi)嵌較大容量的雙口RAM，存儲(chǔ)器的數(shù)據(jù)復(fù)制即在FPGA中進(jìn)行。由于輸出信號(hào)達(dá)到更高的微波頻段，后端的微波變頻組件是必須的。

圖1為本系統(tǒng)硬件組成框圖,主要由DSP控制器、FPGA高速接口、AD9957數(shù)字上變頻和后端微波組件四部分組成。DSP控制器負(fù)責(zé)大量的信號(hào)產(chǎn)生所需的計(jì)算和對(duì)FPGA的數(shù)據(jù)傳輸，并對(duì)上位機(jī)通過(guò)RS232接口傳來(lái)的命令進(jìn)行解釋和執(zhí)行,通過(guò)SPI串口控制AD9957；FPGA高速接口完成高速數(shù)據(jù)的存儲(chǔ)和復(fù)制，實(shí)現(xiàn)并口和SPI串口的時(shí)序管理；AD9957器件完成IQ數(shù)字上變頻和D/A轉(zhuǎn)換，D/A輸出直接到中頻，同時(shí)可選擇地實(shí)現(xiàn)sinc濾波功能；后端的微波組件則完成輸出信號(hào)的上變頻和功率放大,以達(dá)到4.3 GHz的中心頻率的微波頻段。

2 系統(tǒng)工作原理

如圖1所示，從PC機(jī)發(fā)向DSP的串口命令包括信號(hào)樣式、頻段碼、帶寬和頻率碼等，DSP控制器根據(jù)接收到的命令將頻率和帶寬解析成基帶信號(hào)相關(guān)的參數(shù)，并計(jì)算出基帶信號(hào)的18 bit并行數(shù)據(jù)流，傳送給FPGA內(nèi)部的雙口RAM。同時(shí)DSP將頻段信息通過(guò)SPI同步串口送到AD9957，以控制AD9957內(nèi)的DDS。當(dāng)DSP完成18 bit并行數(shù)據(jù)流傳到雙口RAM后，F(xiàn)PGA則將該RAM內(nèi)的數(shù)據(jù)以一固定的高速時(shí)鐘頻率重復(fù)地復(fù)制輸出到AD9957。AD9957將該18 bit數(shù)據(jù)流分成IQ兩路，與內(nèi)部的DDS一起完成數(shù)字上變頻,后通過(guò)14 bit D/A將該數(shù)據(jù)流輸出中頻信號(hào)。后端再經(jīng)過(guò)一個(gè)4.1 GHz的本振將該信號(hào)變到4.3 GHz的微波段。整個(gè)信號(hào)產(chǎn)生最關(guān)鍵的是基帶信號(hào)的復(fù)制和IQ數(shù)字上變頻兩個(gè)過(guò)程，同時(shí)產(chǎn)生的數(shù)據(jù)必須作雜散抑制處理,才能獲得高分辨的信號(hào)。

2.1 基帶信號(hào)的存儲(chǔ)與復(fù)制

高速18 bit并行數(shù)據(jù)的存儲(chǔ)和復(fù)制均在FPGA內(nèi)部進(jìn)行，存儲(chǔ)器采用FPGA上的同步雙口RAM資源ALTSYNCRAM，數(shù)據(jù)存儲(chǔ)和復(fù)制電路如圖2所示。DSP的計(jì)算數(shù)據(jù)由地址A[14..0]和數(shù)據(jù)D[17..0]總線通過(guò)并行接口控制器、片選CS及寫時(shí)鐘WCLK寫入到雙口RAM中即完成數(shù)據(jù)的存儲(chǔ)，并行接口控制器主要解決DSP的EMIF外設(shè)接口與同步雙口RAM之間的時(shí)序匹配問(wèn)題。

信號(hào)復(fù)制的關(guān)鍵在于讀地址發(fā)生器，由于讀出的數(shù)據(jù)流要直接形成輸出信號(hào)，所以對(duì)時(shí)序要求非常苛刻，讀時(shí)鐘必須同后端的數(shù)字變頻和D/A時(shí)鐘嚴(yán)格同步，故圖2中的讀時(shí)鐘RCLK來(lái)自器件AD9957。讀地址由一個(gè)高速向上計(jì)數(shù)器產(chǎn)生，由讀時(shí)鐘RCLK來(lái)觸發(fā)，計(jì)數(shù)器到頂自動(dòng)溢出歸零并重新向上計(jì)數(shù)，如此重復(fù)往返，即完成信號(hào)的復(fù)制輸出。

由于使用了雙口RAM，讀寫時(shí)鐘完全獨(dú)立，寫時(shí)鐘由DSP提供，需要刷新時(shí)才寫入，所以實(shí)時(shí)性并不高，減輕了DSP的總線處理難度。而讀數(shù)據(jù)必須實(shí)時(shí)進(jìn)行，否則會(huì)影響信號(hào)產(chǎn)生質(zhì)量。

2.2 IQ數(shù)字上變頻

數(shù)字上變頻在AD9957中進(jìn)行[4]，同時(shí)進(jìn)行查值、sinc濾波等功能，如圖3所示。雙口RAM中的數(shù)據(jù)按I和Q交替存放，AD9957內(nèi)有一個(gè)格式轉(zhuǎn)化器自動(dòng)將IQ數(shù)據(jù)流轉(zhuǎn)成獨(dú)立的I路和Q路。如此，實(shí)際基帶數(shù)據(jù)長(zhǎng)度N是存儲(chǔ)器長(zhǎng)度的一半。

DSP計(jì)算出的基帶數(shù)據(jù)表達(dá)式為多音信號(hào)為：

式中,m為信號(hào)載頻數(shù)，fk為基帶信號(hào)頻率，A是為了把信號(hào)映射到18 bit符號(hào)數(shù)的范圍內(nèi)所加的變換系數(shù)。

線性調(diào)頻信號(hào)為：

其中，f0是中心頻率，fb是帶寬。

將式(1)、式(2)表示的基帶信號(hào)與本振進(jìn)行正交調(diào)制IQ變頻后相加得

即多音輸出為(fs為本振ωs的數(shù)字抽樣頻率，以下同)：

線性調(diào)頻輸出為：

從式(4)、式(5)的輸出結(jié)果看，所得頻率即為基帶與本振的疊加，實(shí)現(xiàn)了邊帶數(shù)字上變頻，而下邊帶由于IQ調(diào)制后相加被相互抵消了。值得一提的是，IQ變頻因?yàn)樵跀?shù)字域進(jìn)行，對(duì)本振的泄漏非常小，不必考慮IQ兩路幅度的不平衡引起的泄漏。因此對(duì)DDS可以在其能力范圍內(nèi)任意設(shè)置，甚至可以將本振設(shè)置到帶內(nèi)，這樣在輸出頻率一定的情況下，本振越高，基帶的信號(hào)就要求越低，也就是前端并口數(shù)據(jù)流的速度要求更低一些，相應(yīng)地減輕了DSP的總線處理難度。從式(4)、式(5)看，IQ調(diào)制不存在下邊帶，即下變頻成分。但是實(shí)際由于IQ兩路不完全對(duì)稱，仍然存在不同程度的鏡像對(duì)稱頻率，這需要設(shè)計(jì)和調(diào)試時(shí)充分考慮。

2.3 信號(hào)的雜散分析與抑制

任何數(shù)字信號(hào)的產(chǎn)生都會(huì)存在不同程度的雜散，本系統(tǒng)主要的雜散來(lái)源于兩個(gè)部分，一是數(shù)字變頻的本振的DDS雜散，盡管DDS具有傳統(tǒng)頻率合成技術(shù)無(wú)法比擬的優(yōu)點(diǎn)，但它的輸出雜散較大的缺點(diǎn)嚴(yán)重限制了它的廣泛使用[5]，如何抑制DDS中輸出頻譜雜散是另一個(gè)研究熱點(diǎn)。雜散的另一個(gè)來(lái)源是由所產(chǎn)生的數(shù)據(jù)在存儲(chǔ)器中的周期截?cái)嗨穑赡慰固爻闃佣ɡ碇鎯?chǔ)器長(zhǎng)度 N與所產(chǎn)生的頻率 f需滿足 f＜N/2，由于 f在[1，N/2]之間任意設(shè)置，大多情況下，N不是f的整數(shù)倍，反映在時(shí)域上，存儲(chǔ)器的數(shù)據(jù)出現(xiàn)了信號(hào)的周期截?cái)?如圖4所示。這樣出現(xiàn)了一個(gè)固有的低頻窄帶的雜散信號(hào)，該雜散信號(hào)的強(qiáng)弱和帶寬隨f的變化而變化，但其中心頻率比較固定,并且是調(diào)制到有用信號(hào) f上，離 f很近，因此不可能在后端加低通濾波的方法去掉。

為了說(shuō)明周期截?cái)嘁鸬恼`差，將存儲(chǔ)器分為f的整數(shù)段和f的余數(shù)段，即:

式中 r、h 均為整數(shù)，且 f＜N/2，h＜f和 M=r·f，于是參考式(1)，單音信號(hào)I路(Q路類似)可表示為:

p(n-k·N)為長(zhǎng)度為 N的窗函數(shù)，I(n)是 I路正弦函數(shù)。式(7)前面一項(xiàng)可看成是連續(xù)M個(gè)數(shù)據(jù)后補(bǔ)h個(gè)0的N個(gè)有限數(shù)據(jù),后面一項(xiàng)看作是M個(gè)0后連續(xù)h個(gè)數(shù)據(jù)的N個(gè)有限數(shù)據(jù)，作DFT變換得(注意周期為N)

式(8)的第 1項(xiàng)只有前 M個(gè)數(shù)，是信號(hào) f的整周期倍，后面h個(gè)為0，其積分只有k=nf處有頻譜成分，而少了h個(gè)數(shù)后，只對(duì)其幅度有影響。第2項(xiàng)ε(f)完全由于周期截?cái)嘁穑彩切盘?hào)的一部分，但它會(huì)引起信號(hào)的雜散增加，當(dāng) N是 f的整數(shù)倍時(shí)，即 h=0，該項(xiàng)為 0，否則，不為 0，且設(shè)定 f時(shí)，ε(f±1)大都不為 0，說(shuō)明周期截?cái)嗾`差是調(diào)制在f上且離f很近。

要獲得高分辨率的信號(hào),應(yīng)盡量避免周期截?cái)嗾`差。可以利用數(shù)字上變頻對(duì)本振的不敏感，在本振fs、信號(hào)f和存儲(chǔ)器長(zhǎng)度N之間來(lái)進(jìn)行適當(dāng)調(diào)整，即當(dāng)輸出中頻設(shè)定，選取合適的 fs和 f，使得 N/2為 f的整數(shù)倍，或 N/2對(duì)f的余數(shù)最小。特別是多音時(shí)，不可能對(duì)每個(gè)f都是整數(shù)倍，應(yīng)使N/2對(duì)每個(gè)f的所有余數(shù)盡量偏小。

3 測(cè)試及結(jié)論

系統(tǒng)硬件按照?qǐng)D1所示的結(jié)構(gòu)進(jìn)行了制作。對(duì)產(chǎn)生的輸出信號(hào)進(jìn)行了頻譜測(cè)量，雙音和線性調(diào)頻的一個(gè)例子分別如圖5、圖6所示。從大量測(cè)試的頻譜圖可以得出，雙音信號(hào)分辨帶寬達(dá)到100 kHz以下，信噪比優(yōu)于40 dB，頻率指標(biāo)均能準(zhǔn)確可調(diào)；線性調(diào)頻信噪比優(yōu)于30 dB，帶寬和中心頻率都靈活可調(diào)，滿足使用要求。

本方法實(shí)際產(chǎn)生的基帶信號(hào)帶寬50 MHz，即圖1中從FPGA到AD9957的并行數(shù)據(jù)刷新率只需大于100 MHz即可(本方法實(shí)際為 225 MHz)，數(shù)字上變頻將 50 MHz基帶變到150 MHz～250 MHz的中頻范圍內(nèi)。因此從基帶到中頻，都是數(shù)字過(guò)程，完全避免了直接用D/A到中頻的超高速電路的難度，且變頻不需要增加額外的硬件成本。所以存儲(chǔ)器的數(shù)據(jù)復(fù)制配合數(shù)字上變頻技術(shù)在高速信號(hào)產(chǎn)生中是一種性價(jià)比不錯(cuò)的選擇。盡管如此，受數(shù)字速度的影響，數(shù)字變頻仍然存在中頻不夠高的不足，但在實(shí)用帶寬內(nèi)，不影響它的選用。

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