一種高精度多通道采集系統及其性能分析

胡永兵,周云飛,楊 欽

(華中科技大學 機械科學與工程學院，湖北 武漢 430074)

在巨型或大型測控系統中，往往需要對大量測試點進行數據采集，并要求數據采集系統能夠更快、更準、更穩定。這些測試點需要監控不同的模擬信號，例如：溫度、濕度、壓力、速度等。

因基于單片機的數據采集系統處理速度低下，而基于DSP的數據采集系統會產生過于頻繁的中斷，所以考慮采用基于可編程邏輯器件 (FPGA)的數據采集系統?；贔PGA數據采集系統有著開發周期短、集成度高、功耗低、工作頻率高、設計費用低、編程配置靈活等一系列優點[1]。本文介紹了一種基于FPGA的高速高精度多通道的數據采集系統，并對此系統的精度性能進行了一定的分析。

1 系統概述

基于FPGA的高速高精度多通道采集系統由如下幾個模塊組成：電流與電壓輸入信號可選模塊、差分信號轉單端信號模塊、模/數轉換模塊、數/模轉化模塊和信號處理控制模塊，如圖1所示。不論是4 mA～20 mA的電流信號，還是-10 V～+10 V的電壓信號，都可以被采集。這些模擬信號經由電流信號與電壓信號可選模塊，經過選擇后，再通過差分信號轉單端信號模塊進行差分轉單端處理（單端信號也適用），然后再進入到高速精密模/數轉換器進行數據轉換。在這整個過程中，FPGA對模/數轉換器進行時序控制，同時將轉換后的數字信號傳輸給處理模塊。為了驗證數據采集系統的精度性能，在本文中特意加入了數/模轉換電路，其主要作用就是與模/數轉換模塊進行聯調。

2 系統硬件結構

2.1 電流、電壓輸入信號可選電路

在工業應用中，常見的模擬信號都是以電流或電壓形式被采集,其范圍一般為4 mA～20 mA電流或者-10 V～+10 V電壓[2]。為了使數據采集系統既能采集電流信號又能采集電壓信號，在模擬信號進入的前端設計了一個可選的電流信號轉電壓信號的轉換電路。

當采集的信號是電流信號時，需要將電流信號轉換成電壓信號。在圖2中使用250 Ω的精密電阻作為I/V轉換的取樣電阻，將輸入的電流信號轉換為電壓信號，采用公式：

其中，Vin為轉換后電壓信號，Iin為采集的電流信號，R為采樣電阻。電流信號從P0和N0口輸入，其中P0端接信號端，N0端接地。4 mA～20 mA的電流信號通過式(1)可轉化成1 V～5 V電壓信號。

圖2 電流、電壓輸入信號可選電路圖

當采集的信號是電壓信號時，只需不焊接圖2中電阻R185。而且此時輸入的信號既可以是差分信號，也可以是單端信號。

2.2 高速精密放大器

INA2134是采用片上精密電阻和高性能運算放大器組成的差分線路接收器，具有卓越的AC性能，包括低失真(1 kHz時的 0.000 5%)和高壓擺率(14 V/μs)，保證良好的動態響應。此外，寬輸出電壓擺幅和高輸出驅動能力，適用于多種要求苛刻的應用環境。雙通道含有完全獨立的電路，可以防止交互串擾，即便過載或超載也能保證不相互影響[3]。

如圖3所示，差分信號分別接在引腳3、引腳2和引腳5、引腳 6，連接到輸入源阻抗必須是幾乎相等，以保證良好的共模抑制。一個10 Ω的源阻抗不匹配，會降低近74 dB的共模抑制比[3]。

INA2134采用±15 V電源供電，且每個電源引腳上加上去耦電容，這些電容要充分靠近芯片引腳。輸入的差分信號，經INA2134轉換成單端信號，VAIN0=VAIN_P0-VAIN_N0，然后從AIN0輸出。

2.3 A/D模塊

AD7606是16 bit 8通道同步采樣的模數數據采集系統，其內置模擬輸入箝位保護、二階抗混疊濾波器、跟蹤保持放大器、16 bit電荷再分配逐次逼近模/數轉換器(ADC)、靈活的數字濾波器、2.5 V基準電壓源、基準電壓緩沖以及高速串行和并行接口。AD7606采用5 V單電源供電，可以處理±10 V和±5 V真雙極性輸入信號，同時所有通道均能以高達200 kS/s的吞吐速率采樣[4]。

從INA2134輸出的模擬信號，進入 AD7606。圖4顯示了AD7606的電路圖，4個AVCC電源引腳需要各使用1個100 nF和1個10 μF去耦電容。VDRIVE電源連接到與處理器（FPGA）供電的同一電源。

引腳 CONVST A、CONVST B、RESET、BUSY、nRD/SCLK和引腳nCS分別連接到FPGA的普通I/O端。其中引腳CONVST A、CONVST B可以互連后再連接到FPGA；引腳nBUSY的信號流向是從AD7606到FPGA，其余的則是通過FPGA控制AD7606的。V1和V1GND為單端信號輸入引腳對，DB0～DB15為轉換輸出的數字信號。

2.4 D/A模塊

DAC8822是雙路、2.7 V～5.5 V單電源供電的乘法數模轉換器，具有低噪聲、低功耗、低穩定時間等優良特性[5],它與OPA4277硬件連線如圖5所示。

引腳D0～D15為 DAC8822的數字數據輸入端，引腳nWR、A0、A1、nRS、LDAC 和 RSTSEL 分別連接在處理器（FPGA）上。FPGA通過對A0、A1寫邏輯選擇輸出通道。采用與處理器一樣的3.3 V電源供電，采取外部高精密參考。為了保證輸出的模擬信號盡可能少地受到影響，在模擬輸出端連接了一個高精密放大器OPA4277作為電壓跟隨器，采用雙極性電源±15 V供電。

2.5 控制器模塊

控制器采用Altera公司的Cyclone III系列的FPGA，其具有低功耗、低成本和高性能，體系結構包括高達120 K的垂直排列邏輯單元(LE)、以 9 KB(M9K)模塊構成的4 Mb/s嵌入式存儲器、200個18×18的嵌入式乘法器，且含有非常高效的互聯和低偏移時鐘網絡，為時鐘和數據信號結構提供鏈接；采用3.3 V、2.5 V、1.2 V分別給不同模塊進行供電；靈活的I/O控制使得電路設計方便、編程簡化等[6]。在本研究中采用的是EP3C25F324。采用AS和JTAG配置模式，配置芯片為 EPCS16SI8N[7]。器件的時鐘配置為50 MHz。

3 系統軟件設計

程序的編寫采用硬件描述語言Verilog HDL，編寫軟件為 Altera Quartus II9.0。

3.1 模數轉換的程序設計

控制器FPGA通過對模數轉換器AD7606寫邏輯實現對模/數轉換器的控制。圖6是并行模式下轉換時讀取數據時序圖。首先將轉換器件復位，然后檢測BUSY和RD的狀態,并將CON_A、CON_B寫為高電平；當BUSY為低電平、RD為高電平時，通過對CON_A、CON_B進行寫低操作，并維持 t2，然后再寫為高。在CON_A、CON_B變為高電平之后的t3時間段后，BUSY將會自動轉變成為高電平，表示此時采樣結束，開始進行數據轉換。在轉換過程中，同時對上一次的轉換進行數據讀取，即在BUSY為高電平后的t4時間段，將CS寫為低電平；在經過t5時間段后，將RD進行寫8個脈沖,在每個下降沿時讀取并行數據總線上的數據。

3.2 數模轉換的程序設計

控制器FPGA通過對數模轉化器DAC8822的寫邏輯實現數/模轉換操作，圖7為數/模轉換器偏程時序圖。

WR為寫寄存器使能信號，低電平有效；LDAC是DAC寄存器數據傳輸使能。RS為復位信號，低電平有效。A0和A1為地址編碼信號，其高低電平的不同，則輸出通道不同，如表1所示。

表1 DAC8822輸出通道選擇情況

4 實驗結果及其分析

為了驗證本數據采集系統精度性能，在研究中將模/數轉換器的輸出直接作為模/數轉換器的輸入，即將DAC8822的輸出端直接接在電流、電壓輸入信號可選電路的輸入，作為AD7606的輸入信號;然后將AD7606輸出的數字量與DAC8822設定數字量進行比較。采用最小二乘標定將實測結果進行標定，分析實際轉換結果與理論結果的差值。采集系統的采集值如表2所示。利用MATLAB分別繪得圖8和圖9，其中圖8為未標定的AD輸出值與理論值的十六進制比較；圖9為標定的AD輸出值與理論值的十六進制比較，從圖9中可見，標定后數據采集系統具有良好的精度性能，可以達到14 bit精度以上。

表2 17個數據采集值

本設計中，簡單且可選的電流轉電壓信號的轉換電路設計保證了輸入的模擬電流或電壓信號都能被采集；差分轉單端的電路設計讓差分和單端的模擬信號都能被采集；高速高精的模/數轉換模塊既保證了轉換速度，又確保了轉換精度；靈活多變的I/O使得FPGA的電路設計和編程都趨于簡單。在通過數/模轉換器與模/數轉換器之間相互聯調，得出此信號采集系統能夠保證精度在14 bit以上，是一種精度性能良好的高精度多通道采集系統。

[1]李蘭英.Nios II嵌入式軟核SOPC設計原理及應用[M].北京：北京航空航天大學出版社,2006.

[2]BAKER B.嵌入式系統中的模擬設計[M].李喻奎,譯.北京：北京航空航天大學出版社,2006.

[3]TI.Inc.INA134/INA2134 audio differential line reseivers[Z].1997.

[4]ADI.Inc.8-/6-/4-Channel DAS with 16-bit,bipolar input,simultaneous sampling ADC[Z].2010.

[5]TI.Inc.DAC8822 16-bit,dual,parallel input,multiplying digital-to-analog converter[Z].2007.

[6]Altera,Inc.Cyclone III FPGA family datasheet[Z].2003.

[7]Altera,Inc.Cyclone III configuration interface guidelines with EPCS devices[Z].Version 1.0.2008.