為您的轉換器選擇正確的時鐘(4)

預計結果

正確設計適當的時鐘電路是比較困難的任務。但只要牢記本文涵蓋的各個方面，對實現成功的設計大有幫助。總之，寬帶噪聲必須適合所需的信噪比性能，時鐘雜散必須適合所需的雜散輸出水平。許多sw(軟件)工具有助于成功的設計，包括ADIsimPLL ADIsimCLK。這些工具可從參考文獻段落中提供的鏈接免費下載。

圖21“典型時鐘電路”顯示的是典型的時鐘凈化、合成和分配網絡。該網絡旨在拾取不太干凈的輸入時鐘，例如網絡時鐘，消除大部分時鐘抖動并產生穩定的基準源，后者則可用于在此基礎上合成任何所需的數據轉換器時鐘。圖中未詳細顯示可用于合成本振和其他導出時鐘的額外PLL網絡，但其設計方式類似。

在典型應用中，時鐘和合成器必須與外部來源同步。許多情況下，必須接受特定頻率范圍、例如表2“可能的基準輸入頻率”所示。此外，這些外部基準源一般會帶來相對大量的噪聲。為此，需要較窄的環路濾波器。由于該合成器的輸出是固定頻率，且需要較高性能，應優先選擇VCXO而不是VCO，以確保高性能和極低的輸出相位噪聲。在此示例中，選擇了Taitien的122，88 MHz VCXO。該應用選擇了ADF4002 PLL。由于是固定頻率應用，鎖定時間不是首要因素，因此窄環路濾波器有助于盡可能減少基準源噪聲。對于此應用，選擇了1kHz環路濾波器，如圖22“時鐘凈化PLL”所示。

使用ADIsimPLL設計該電路提供圖23“時鐘凈化相位噪聲”所示的性能。寬帶噪聲受限于VCXO，本例中是，150 dBc。近載波噪聲取決于環路特性，由PLL、VCXO、其他器件及基準源噪聲組成。環路濾波器越寬、這些噪聲對總體性能的影響越大。圖23中不含外部基準源噪聲。如果包含外部基準源噪聲，則屬于環路帶寬。

將第一合成器的輸出傳送至ADCLK925以驅動時鐘生成，并傳送至可能需要該基準源的其他合成器。來自該時鐘緩沖器的相位噪聲以均方根形式加入時鐘凈化PLL的輸出。圖24顯示了ADCLK驅動器系列的相位噪聲。除低于100 Hz的噪聲外，性能優于輸入10 dB，因此對時鐘質量影響極小。切記，圖23“時鐘凈化相位噪聲”不含任何基準源噪聲，因此在終端應用中ADCLK不會影響該應用的性能。

本例中，ADCLK的輸出如圖25所示饋送至AD9516。圖2s“AD9516時鐘發生器”顯示了該器件的功能，其中包括完整的PLL和VCO、分頻器和可配置驅動器。該器件用一個外部基準源最多能夠提供10個低抖動時鐘，本例中是從ADF4002產生并通過ADCLK925緩沖的122.88 MHz信號。

利用122.88 MHz基準源輸入時鐘、片內PLL可合成1966.08MHz的VCO頻率。圖27“典型AD 9516-3VCO相位噪聲”顯示了此配置下的典型相位噪聲。該器件還包括10個可編程輸出，其中6個能夠提供極低的抖動，4個專為驅動數字功能而設計。低抖動輸出是PECL或LVDS，其余4個是CMOS或LVDS。輸出信號每兩個成一對。AD9516包括5個低抖動時鐘分頻器。如圖28“分頻器后的典型AD9516-3相位噪聲”所示，PECL輸出能夠產生極低相位噪聲信號。

如果ADIsimCLK使用，則出現圖26“AD9516電路配置”中的電路。該電路設計采用lO kHz的環路濾波器帶寬。圖27“典型AD95 16-3 VCO相位噪聲”顯示了VCO相位噪聲。由于VCO傳遞至低抖動分頻器，實際輸出上的相位噪聲和抖動被除以，本例中是大約9 dB。圖28“分頻器后的典型AD9516—3相位噪聲”顯示了分頻1966.08后獲得的245.76 MHz期望時鐘結果。如上所述，環路濾波器下方性能(本例中約為10 kHz)對基準源噪聲較敏感。不過，寬帶噪聲受VCO相位噪聲及分頻器電路限制。

對本圖中的信息使用分段抖動分析得出稍高于0.2 ps的總時鐘抖動。雖然該輸出設置為245.76 MHz，器件其他輸出可用不同輸出頻率實現相似的性能，包括122.88 MHz、491.52 MHz、983.04 MHz以及適用于通信應用的眾多其他值，全部來自單一基準源。(全文結束)