基于FPGA的數字中頻系統設計

汪 敏 ， 肖 斌

(西南石油大學 a.電子信息工程學院；b.計算機科學學院, 四川 成都 610500)

0 引言

數字中頻技術是目前軟件無線電技術[1]中發展最迅速的一項技術，基于軟件無線電技術的中頻數字化接收機已經成為現代雷達、通信、測控系統的重要組成部分。

典型的中頻數字接收機[2-3]技術主要包括A/D變換器、數字正交混頻及抽取濾波[4]等模塊。對于數字正交解調加抽取濾波模塊國外推出了一些成熟的產品，但通用性較差。隨著現場可編程門陣列（FPGA）規模的不斷擴大，及低價格的FPGA推出，這里采用數據采集芯片 AD6645和低價格的FPGA構建中頻數字接收平臺。

經過測試，系統可以完成對中頻調幅信號的采樣，下變頻，解調等任務, 系統結構簡單，成本低，有良好的實用性和通用性。

1 總體設計

所論述的系統中頻為30 MHz，實現AM調幅信號的解調，最終輸出解調后的基帶信號，輸出信號速率為2.4 Mb/s。

中頻數字接收機系統由A/D采樣和數字下變頻（含抽取濾波）兩部分組成。其中A/D采樣的功能是將30 MHz的模擬中頻調幅信號進行采樣，得到數字化的中頻信號；數字下變頻部分將數字中頻信號變換至基帶，然后進行解調處理。數字下變頻部分由NCO（數字控制振蕩器）、混頻器、低通濾波器和抽取器組成。

2 參數選取及理論分析

輸入信號為30 MHz的中頻調幅信號(基帶信號為50 kHz的單頻余弦信號)。

輸入信號經抗混疊帶通濾波后，進行A/D帶通采樣。綜合考慮采樣后頻譜的間隔，后端的數據處理量及最終輸出的2.4 M數據取樣率，選取采樣頻率為24 MHz。

用欠采樣的方式，采樣頻率為24 MHz，能夠成功的對30 MHz的調幅波進行采樣。帶通采樣在頻域上相當與對信號進行了以 fs為間隔的頻譜搬移，帶通采樣有下變頻的作用，經過采樣后，信號的頻譜從原來的30 MHz被搬移到6 MHz的頻率處。所以NCO需要產生本振頻率為6 MHz的正弦和余弦信號。

采樣后的調幅信號與本振頻率為6 MHz的正余弦信號進行數字混頻，生成同相和正交兩路基帶信號。同相分量中包含基帶分量和二次諧波分量，只要通過低通濾波以后，就可以得到所需的基帶分量。

選取的FIR濾波器指標為：通帶截止頻率為0.6 MHz，阻帶起始頻率為1.2 MHz，通帶波紋為0.01，阻帶波紋為0.001。

將同相分量與正交分量進行合成，計算包絡，得到解調后的基帶信號。

因為信號的采樣頻率為24 MHz，所以采樣后的數據流速率為24 Mb/s，這么高的速率會導致后續的信號處理速度跟不上，計算量大，且難滿足實時性要求，所以需要對信號進行抽取。指標要求最后輸出速率為2.4 Mb/s，所以選取10倍的抽取因子進行降速。

用Matlab按以上參數和方案進行仿真，得到接收機端最終信號的時域和頻域圖如圖1、圖2所示，進而首先從理論上論證了該方案的可行性。

圖1 接收機端最終信號的時域波形

圖2 接收機端最終信號的頻域

3 硬件設計

硬件實現方案如圖3所示。經信號發生器產生的30M模擬調幅信號送入數據采集電路進行AD采樣，A/D變換器選用TI公司的AD6645[5]，最高采樣頻率可達80 MSPS。AD6645的時鐘信號要求具有高純度、極低的相噪聲等特性以防止A/D性能的惡化。對于一個輸入為30 MHz的中頻信號來說，使用較高抖動的采樣時鐘會造成系統的信噪比（SNR）下降3 dB至4 dB。AD6645的時鐘輸入采用差分輸入形式。從外部用單獨的時鐘源為AD6645提供24 MHz的采樣時鐘。

經AD6645中頻帶通采樣后輸出的高速采樣數據流進入后面的 FPGA，FPGA 采用 Cyclone II系列中的EP2C5T144C8。AD6645的數據準備輸出（DRY）引腳與數據輸出是同步的，周期等于采樣周期，所以可將 DRY的輸出通過電阻直接與FPGA的時鐘輸入連接，作為后續一切處理的參考時鐘。

圖3 硬件實現框

使用CY7C68013構成USB接口電路,實現數據的高速傳輸。

電源電路采用AMS1117-3.3、AMS1117-5、AMS1084-5，AMS1084-3.3和LP3892-1.2提供AD6645所需的+5 V([4.75 V,5.25 V]),300 mA的模擬電源，以及+3.3 V（[3.0 V,3.6 V]），40 mA的數字電源,EP2C5T144C8所需的3.3 V和1.2 V數字電源及USB所需的5 V和3.3 V數字電源。

4 數字下變頻的軟件實現

4.1 NCO和混頻模塊的設計

選擇采用固定系數法來產生正弦、余弦信號，避免由于相位截短帶來的誤差。

正交本振詳細取值如下：

所設計的中頻數字接收機主要完成AM調幅信號的解調，根據調幅信號的特點，信號的正交分量中只含有二次諧波分量，通過低通濾波器以后，可被完全濾除。為有效節約系統資源，所設計的NCO只需產生同相分量即可。

根據式（1），采用這種方法實現的數字本振信號一目了然，精確度高。因為每次取的相位值非常準確，不存在因相位截短而產生的相位誤差。而且，直接求出了本振信號的幅度值不是0，就是1或者-1，在用Verilog編程實現時直接與ADC輸出相乘即可實現混頻，精度可以任意高。

4.2 多相抽取濾波器模塊的設計

數字下變頻[6]部分設計中，主要的運算都集中在數字濾波部分。為減小運算量，在設計濾波器時采用了一種FIR抽取濾波器[7-8]的高效實現算法—多相濾波法[9]。傳統多相濾波法抽取因子為M的抽取多相濾波器中包含有M組不同系數的子濾波器。如果直接采用傳統的并行結構進行濾波，會耗費很大的FPGA資源。事實上，M組子濾波器除了系數不同外，結構上是完全相同的。因此設計中通過對一子濾波器的M次時分復用來實現，從而可以大大節省資源消耗。

為保證各組濾波器在時分復用過程中相對獨立工作，傳統的FIR濾波器結構需要對每一組每一級的計算結果進行存儲，設計中，如圖4的結構所示，是將10組濾波器輸出的累加轉移到每一級處理單元中實現，即十組分支濾波器共用圖4的一組乘累加單元。這樣，整個系統就只需要一組濾波器的存儲空間，從而進一步減少了資源消耗，簡化了系統結構。

圖4 10路分支濾波器共用部分RTL結構

4.3 軟件測試

編寫測試文件，用Modelsim se 6.2b對系統進行綜合和時序仿真。仿真結果如圖 5所示。輸入 i_indata為輸入的30 MHz調幅波，輸出o_ddc_dout為解調出的基帶信號。

5 軟硬件聯合測試

用SU3150 DDS 函數信號發生器產生載波為30 MHz，調制信號頻率50 KHz的AM調幅信號；經過采樣和下變頻后的基帶信號使用 QUARTUSⅡ軟件中內嵌的Signal TapⅡ邏輯分析儀來進行觀察。

當用SU3150 DDS 函數信號發生器產生載波30 MHz，調制信號50 kHz的中頻模擬調幅信號時，經中頻數字接收機的變頻和降速處理，最終輸出的信號是頻率為=49.5kHz的正弦信號。

6 結語

基于FPGA的數字中頻系統基于軟件無線電思想，采用免乘數控振蕩器，多相濾波抽取等技術，可以較好地解決軟件無線電接收機的高速率與器件處理速度的矛盾，為中頻軟件無線電接收機提供一種可行的方案。通過對該方案的仿真分析，驗證了其可行性，并采用比較便宜的 EP2C5T144C8具體實現。最終測試結果表明，該接收機系統結構簡單，成本低，有良好的實用性和通用性，具有廣闊的應用前景。

[1] 秦明偉,李德建,姚遠程.軟件無線電數字下變頻及抽取技術研究[J].通信技術,2008,41(09)：84-85.

[2] 楊小牛.軟件無線電技術及其應用[M].北京：電子工業出版社,2001.

[3] 馮振偉,武小冬,梅順良.基于FPGA的數字中頻接收機設計與實現[J].通信技術,2010,43(04)：17-19.

[4] 秦明偉,李德建,姚遠程.軟件無線電數字下變頻及抽取技術研究[J] .通信技術,2008,41（09）：84-85.

[5] 劉書明,劉斌.高性能模數與數模轉換器件[M].西安：西安電子科技大學出版社,2000.

[6] 趙遠鴻,宋學瑞.基于FPGA的數字下變頻設計與實現[J].電子技術應用,2009(05)：57-59.

[7] 秦志強,張永蓮,孫萍.階數可變的成形濾波器 FPGA實現[J].通信技術,2009,42（03）：47-48.

[8] 張曉文,王江宏,LTE中變速率 FIR濾波器的 FPGA實現[J].通信技術,2010,43（02）：207-209.

[9] 呂幼新,鄭立崗,王麗華.基于多相濾波的寬帶數字化接收機技術[J].電子科技大學學報,2003(04)：133-135.