基于DSP的多通道音頻信號處理平臺的設計

孫國華，揭建英

(北京七維航測科技股份有限公司，北京 100080)

DSP芯片具有處理速度快、靈活、精確、抗干擾能力強、體積小及可靠性高等優(yōu)點，可滿足對信號快速、精確、實時處理及控制的要求。本文基于DSP TMS320VC5509A[1](以下簡稱VC5509A)和TLV320AIC23B[2](以下簡稱AIC23B)，成功研制出了一種可獨立運行和上電自舉加載程序的多通道音頻信號處理平臺。該平臺已經應用于課題組研發(fā)的數(shù)字式抗噪耳罩項目中，結合經典有源噪聲控制算法，經測試對單頻噪聲降噪明顯。

1平臺總體結構和系統(tǒng)框架

平臺總體結構如圖1所示。其硬件電路包括DSP芯片VC5509A、電源電路、時鐘電路、手動復位電路、CPLD邏輯控制電路、存儲器電路、AIC23B接口及其外圍電路等。該處理平臺在設計時，考慮到了以下幾個方面的設計要求：(1)運算量。采用了高性能的VC5509A DSP芯片，處理速度為144 MIPS，可快速實現(xiàn)適用于數(shù)字信號處理的復雜算法。(2)接口。采用了兩片內部集成ADC和DAC的AIC23B，可實現(xiàn)四通道音頻信號輸入和輸出。(3)功耗。采用低功耗設計，選用了低功耗貼片封裝的元器件，以延長電池的使用時間、減小平臺的體積和重量。

平臺具有在線系統(tǒng)仿真、自舉加載程序等功能，同時還有調試方便、穩(wěn)定性好、精度高等優(yōu)點。

圖1 平臺總體結構

2平臺電路設計

2.1電源電路設計

平臺由7.2 V鋰電池供電，有4種典型電源：VC5509A處理器的I/O電源3.3 V、內核電源1.6 V、模擬電路所需的±5 V電源。為達到電源設計要求，將7.2 V的鋰電池電壓降到5 V，+5 V電源產生電路如圖2所示。利用MAX660將+5 V電源轉換為-5 V輸出，-5 V電源產生電路如圖3所示。采用具有上電復位和監(jiān)控功能的TPS767D301電源芯片，產生3.3 V和1.6 V電源，如圖4所示。

圖2 +5V電源產生電路

圖3 -5V電源產生電路

圖4 1.6 V和3.3V電源產生電路

2.2時鐘和手動復位電路設計

時鐘電路如圖5所示。VC5509A處理器含有一個以PLL為基礎的倍頻模塊用來生成處理器工作所需要的時鐘。原始的時鐘信號由外接石英晶體配合內部振蕩器生成，通過時鐘發(fā)生器的時鐘模式寄存器CLKMD設置系統(tǒng)時鐘。本平臺由一個12 MHz的石英晶振提供參考頻率。

手動復位電路如圖6所示。按鈕的作用是：當按鈕閉合時，電容C15通過電阻R4進行放電，使電容C15上的電壓降為0；當按鈕斷開時，電容C15的充電過程與上電復位相同，從而實現(xiàn)復位。

圖5 時鐘電路

圖6 手動復位電路

2.3 CPLD邏輯控制電路設計

2.4存儲器擴展電路設計

開發(fā)DSP系統(tǒng)應用平臺，最終要實現(xiàn)系統(tǒng)的用戶程序脫離仿真環(huán)境獨立運行工作，如果程序過大，并涉及到大量數(shù)據(jù)移動暫存，就需要外擴存儲器。該平臺通過VC5509A的外部存儲器接口EMIF[3]擴展了一片64 Mb的SDRAM(HY57V641620)，用于數(shù)據(jù)暫存；還擴展了一片8 Mb的Flash(S29AL008D)，用于永久性存儲重要數(shù)據(jù)和程序。DSP與SDRAM、Flash連接示意圖分別如圖 8、圖9所示。

圖7 CPLD邏輯控制電路示意圖

圖8 DSP與SDRAM連接示意圖

圖9 DSP與Flash連接示意圖

2.5 AIC23B 外圍電路設計

AIC23B是TI公司推出的一種高性能立體聲音頻編解碼器(Codec)，內部高度集成了模擬電路功能；數(shù)字傳輸字長可以是 16、20、24、32 bit， 支持 8～96 kHz的采樣率。采樣率為96 kHz的情況下能夠達到90 dB信噪比；在數(shù)模轉換器中的二階多比特結構還可在采樣率為96 kHz的情況下使信噪比達到100 dB。該芯片在回放中的功耗小于23 mW，采用工業(yè)級最小封裝。因此，對于便攜式的音頻信號處理系統(tǒng)，AIC23B無疑是十分理想的選擇。

AIC23B有三個接口：控制接口、模擬接口和數(shù)字音頻接口。通過控制接口，VC5509A可以使用I2C模式設置AIC23B的工作參數(shù)；通過模擬接口，AIC23B可實現(xiàn)音頻信號由傳聲器輸入、經揚聲器輸出；通過數(shù)字音頻接口，可以實現(xiàn)AIC23B與VC5509A的McBSP[4]通信。VC5509A與AIC23B(0)和 AIC23B(1)接口如圖 10所示。

圖10 VC5509A與AIC23B(0)和AIC23B(1)接口示意圖

2.5.1控制接口電路設計

表1 接口模式選擇

表2 AIC23B從設備地址選擇

圖11 I2C模式時序

2.5.2模擬接口電路設計

(1)傳聲器輸入電路設計

傳聲器輸入通道電路如圖12所示(共4路，只畫出1路)。該電路主要完成對來自傳聲器輸出信號的放大、抗混疊濾波，同時提供給傳聲器的直流偏置。為簡化電路、降低功耗，將前置放大和抗混疊濾波用一個運算放大器MAX4252實現(xiàn)。

圖12 傳聲器輸入通道電路

(2)揚聲器輸出電路設計

揚聲器輸出電路如圖13所示(共 4路，只畫出其中1路)，由功放、平滑濾波器、揚聲器等部分組成，R14、R15、C18、C19構成無源二階平滑濾波器。平滑濾波器為簡單的二階RC低通濾波器，功放采用MC34119DTB。

2.5.3數(shù)字音頻接口電路設計

AIC23B支持四種音頻接口模式：右判斷模式、左判斷模式、I2S模式和DSP模式。AIC23B的數(shù)據(jù)接口一般采用 I2S(Inter-IC Sound)和 DSP模式。I2S總線是Philip公司為數(shù)字音頻設備之間的音頻數(shù)據(jù)傳輸而制定的一種總線標準。這兩種模式均可以方便地與VC5509A的McBSP相連接。平臺采用了DSP模式與McBSP實現(xiàn)無縫連接，且用AIC23B作為主設備，主設備時鐘由一個 12 MHz的石英晶振提供，兩個12 pF的電容濾波。

在 DSP模式下，AIC23B引腳 LRCIN和 LRCOUT必須連接到McBSP的幀同步信號上。在LRCIN或LRCOUT的下降沿開始發(fā)送數(shù)據(jù)，先發(fā)送左通道信號字，緊接著發(fā)送右通道信號字。DSP模式時序如圖14所示。信號字的長度由IWL寄存器決定，唯一要注意的是McBSP的發(fā)送與接收時鐘均由AIC23B提供。

圖14 DSP模式時序圖

本文以VC5509A為核心，成功地設計了一個多通道音頻信號處理平臺。該平臺性能高、體積小、功耗低、便于攜帶和使用，且價格低，基于本平臺的一個全數(shù)字式有源抗噪聲耳罩成本不足400元(而目前國外公司類似產品售價達上千美元)。利用該平臺可實現(xiàn)前饋、反饋和復合消噪算法。用經典的FLMS算法對該平臺進行了初步實驗，結果表明，源噪聲為單頻噪聲時，在 80～700 Hz范圍以內，降噪效果明顯。

[1]TI.Datasheet of TMS320VC5509A fixed-point digital signal processor.2007.

[2]TI.Datasheet of TLV320AIC23B data manual.2004.

[3]趙洪亮.TMS320VC55x DSP應用系統(tǒng)設計[M].北京：北京航空航天大學出版社，2008.

[4]彭啟琮.TMS320VC55x系列 DSP的 CPU與外設 [M].北京：清華大學出版社，2005.