低功耗多電源多地電壓多米諾電路*

李欣欣，汪金輝，彭曉宏，侯立剛

（北京工業(yè)大學(xué) 電控學(xué)院集成電路與系統(tǒng)研究室，北京100124）

多米諾電路以其速度快的優(yōu)良特性，被廣泛應(yīng)用于微處理器、存儲(chǔ)器、緩存器和探測(cè)器中的高速運(yùn)算電路及其關(guān)鍵路徑中，是工作頻率在2 GHz以上系統(tǒng)中的最主流動(dòng)態(tài)邏輯電路[1-3]。但是，隨著半導(dǎo)體工藝的飛速發(fā)展和芯片工作頻率的提高，芯片的功耗迅速增加。尤其在手機(jī)、掌上電腦（PDA）、筆記本電腦等大量便攜式設(shè)備出現(xiàn)以后，人們對(duì)低功耗的要求更加迫切[4，5]。

在現(xiàn)有諸多降低多米諾電路功耗的方法中，多電源電壓技術(shù)是被業(yè)界廣泛應(yīng)用和認(rèn)可的低功耗技術(shù)[6]。但是，多電源電壓技術(shù)只考慮電源電壓，而忽略了地電壓，如果同時(shí)對(duì)地電壓進(jìn)行優(yōu)化，多米諾電路的功耗可以進(jìn)一步降低。另外，由于N阱工藝設(shè)計(jì)規(guī)則對(duì)N阱隔離的要求，不同的電源必須置于不同的N阱之中，由此造成版圖面積急劇增大。因此，進(jìn)一步優(yōu)化多電源技術(shù)的功耗特性，同時(shí)解決該技術(shù)版圖過大的問題，是電路設(shè)計(jì)者面臨的關(guān)鍵問題。本文對(duì)多電源電壓多米諾電路的地電壓進(jìn)行了有效的優(yōu)化，并提出了共阱多地技術(shù)，節(jié)省了版圖面積，從而使多米諾電路滿足當(dāng)今集成電路發(fā)展中在速度、功耗和面積方面的要求，具有更加廣闊的應(yīng)用前景。

1共阱多地技術(shù)的提出

傳統(tǒng)的多電源電壓多米諾電路如圖1（a）所示，在電路中采用低電源電壓VDDl來代替高電源電壓VDDh，由CMOS電路的功耗模型（式(1)）可知，隨著電源電壓的降低，多米諾電路的功耗將明顯減小。多米諾電路的版圖設(shè)計(jì)如圖 1（b）所示，由于兩個(gè) PMOS管分別與不同的電源電壓相連接，所以兩N阱隔離。但是從圖中可以明顯看出，應(yīng)用此種方法，版圖設(shè)計(jì)復(fù)雜且大大增加了面積。此外，從式（1）還可以看出，除了降低電源電壓即在電路中應(yīng)用低電源電壓技術(shù)外，還可以通過降低邏輯擺幅Vswing的方法，抑制電路的功耗，即應(yīng)用高地電壓GNDh(GNDh>0 V)， 使邏輯擺幅由原來的 VDD－GND變?yōu)?VDDl－GND，或是 VDD－GNDh，或是 VDDl－GNDh，如圖 2 和表 1 所示。

表1 圖2中應(yīng)用的四種不同電路

電路的總功耗P為：

其中，α表示開關(guān)系數(shù)，f為時(shí)鐘頻率，ILEAK和 ISHORT表示分別漏電流和短路電流，CL是動(dòng)態(tài)節(jié)點(diǎn)的負(fù)載電容。

為了進(jìn)一步降低電路的功耗，并解決多電源電壓技術(shù)版圖過大的問題，本文提出了共阱多地技術(shù)，優(yōu)化多電源多地電壓多米諾電路。在共阱技術(shù)中，使VDD和VDDl及GND和GNDh分別嵌入同一個(gè)阱中，大大減少了芯片的面積。但是，VDD和VDDl兩根電源帶的寬度以及 GND和GNDh兩根地電壓帶的寬度遠(yuǎn)遠(yuǎn)小于傳統(tǒng)方法中電源帶和地電壓帶的寬度，從而有可能引起電阻和電壓降的增加。但是，在處理器數(shù)據(jù)通路和關(guān)鍵路徑中，單元模塊的高度通常是由用戶所要求的結(jié)構(gòu)和性能所決定的，因此，設(shè)計(jì)者可以通過增加單元模塊的高度來增加電源帶和地電壓帶的寬度，從而有效地解決這一問題。如圖3所示，在共阱多電源多地技術(shù)中，PMOS晶體管的源極連接在低電源電壓VDDl電源線上，襯底連接在高電源電壓VDDh上，NMOS的源極連接在高地電壓GND上，襯底連接在標(biāo)準(zhǔn)地電壓GND上。所以，不論是NMOS管還是 PMOS管，均存在襯底反偏效應(yīng)，如式（2）所示。

其中，Vth0是當(dāng)Vsb=0時(shí)的閾值電壓，γ為體效應(yīng)參數(shù)，2φF是強(qiáng)反型狀態(tài)下的硅表面勢(shì)。

由式（3）所示的閾值電壓與亞閾值漏電流的關(guān)系可知，隨著閾值電壓的增大，亞閾值漏電流將明顯減小。由于亞閾值漏電流是漏功耗的主要來源，因此共阱多電源多地技術(shù)，通過襯底反偏效應(yīng)，進(jìn)一步抑制了電路功耗。

其中，Weff和 Leff分別是晶體管溝道的寬和長(zhǎng)，Vgs是柵源電壓，Vds是源漏電壓，εsi是硅的絕對(duì)介電常數(shù)，Nch是介帶的有效態(tài)密度。

2仿真結(jié)果與分析

基于Chartered 350 nm工藝，本文分別對(duì)AND2、OR2、OR4、OR8、MUX2和 MUX4進(jìn)行了 Spectre仿真并完成了版圖設(shè)計(jì)。高電源電壓VDD為3.3 V，低電源電壓VDDl為3.0 V，地電平 GND為 0，高地電壓 GNDh為 0.3 V。而且，所有的多米諾門均工作在500 MHz頻率下。由式（4）可知，電源電壓 VDD與速度v成正比，為了達(dá)到相同的速度，必須調(diào)整晶體管的尺寸，使所有的多米諾門具有相同的延遲時(shí)間，從而有效比較了不同多米諾門達(dá)到相同性能的功耗和面積。

其中，v、VT和tox分別是動(dòng)態(tài)節(jié)點(diǎn)的速度，閾值電壓和硅氧化層的厚度。

本文分析了四種電路結(jié)構(gòu)的多米諾門：第一種結(jié)構(gòu)是最基本的，即未采用任何優(yōu)化方法的多米諾結(jié)構(gòu)；第二種是采用多電源電壓技術(shù)但不采用共阱工藝的多米諾結(jié)構(gòu)；第三種是采用多電源電壓技術(shù)并采用共阱工藝的多米諾結(jié)構(gòu)；第四種是采用共阱工藝的多電源和多地電壓技術(shù)的多米諾結(jié)構(gòu)。仿真結(jié)果如圖4和圖5所示，圖中的功耗和面積數(shù)值分別以第一種結(jié)構(gòu)的多米諾門的功耗和面積進(jìn)行了歸一化。

圖4顯示出了不同多米諾門的功耗特性。由圖4可以看出，多電源電壓多米諾結(jié)構(gòu)比傳統(tǒng)多米諾結(jié)構(gòu)的功耗減少了16%；采用共阱工藝的多電源電壓多米諾結(jié)構(gòu)比未采用共阱工藝的結(jié)構(gòu)產(chǎn)生的功耗略小，這主要是MOS管反偏的結(jié)果；而多電源電壓多地共阱結(jié)構(gòu)則比傳統(tǒng)結(jié)構(gòu)的功耗減少了25%以上，比只采用了多電源電壓結(jié)構(gòu)的多米諾電路功耗減小了13%，這說明多電源電壓多地共阱結(jié)構(gòu)具有最優(yōu)的功耗特性。

四種結(jié)構(gòu)的多米諾門的面積比較圖如圖5所示。從圖中可以看出，對(duì)于 OR2門和AND2門，由于電路結(jié)構(gòu)較簡(jiǎn)單，第二種結(jié)構(gòu)采用多地電壓技術(shù)而未采用共阱技術(shù)，大大增加了電路的版圖面積，版圖面積最大；對(duì)于OR4、OR8、MUX2和 MUX4門，其下拉網(wǎng)絡(luò)拓樸結(jié)構(gòu)較復(fù)雜，受其影響，共阱技術(shù)作用減小，而且多電源和多地電壓技術(shù)的應(yīng)用，大大影響了電路速度。為了使這些門與其他門具有相同的延遲時(shí)間，下拉網(wǎng)絡(luò)晶體管尺寸增大，增大的版圖面積超過了共阱技術(shù)節(jié)約的面積，所以第四種結(jié)構(gòu)版圖面積最大。另外，無論哪種多米諾門，第三種結(jié)構(gòu)的版圖面積均小于第二種結(jié)構(gòu)，這說明，在多電源電壓多米諾門中，應(yīng)用共阱技術(shù)能有效地節(jié)約版圖面積。

本文在多電源電壓技術(shù)的基礎(chǔ)上，提出了采用共阱工藝實(shí)現(xiàn)的多電源多地電壓多米諾電路結(jié)構(gòu)，分別采用Cadence的 Spectre仿真工具和 Chartered 0.35 μm標(biāo)準(zhǔn)工藝庫對(duì)電路性能進(jìn)行了仿真和驗(yàn)證。結(jié)果表明，在500 MHz頻率以及相同的速度下，多電源多地電壓多米諾電路比傳統(tǒng)的多米諾電路的功耗減少了25%左右。對(duì)于應(yīng)用多電源電壓的多米諾門，共阱技術(shù)適用于所有門；對(duì)于應(yīng)用多電源和多地電壓的多米諾門，共阱技術(shù)只適用于較少輸入的簡(jiǎn)單門。

[1]RATNAYAKE R，KAVCIC A，Wei Guyeon.A high-throughput maximum a posteriori probability detector[J].IEEE Journal of Solid-State Circuits，2008，43(8)：1846-1858.

[2]SAPUMAL B W，NANDA S.A 9 GHz 65 nm Intel? pentium 4 processor integer execution unit[J].IEEE Journal of Solid-State Circuits，2007，42(1)：26-37.

[3]RUSU S，SINGER G.The First IA-64 Microprocessor[J].IEEE Journal of Solid-State Circuits，2000，35(11)：1539-1544.

[4]Liu Z，KURSUN V.Leakage power characteristics of dynamic circuits in nanometer CMOS technologies[J].IEEE Transactions on Circuits and Systems II，2006，53(8)：692-696.

[5]汪金輝，宮娜，耿淑琴，等.45 nm低功耗、高性能 Zipper CMOS多米諾全加器設(shè)計(jì)[J].電子學(xué)報(bào)，2009，37(2)：267-271.

[6]HSU S，KRISHNAMURTHY R.Multiple supply-voltage zipper CMOS logic family with low active leakage power dissipation.United States Patent：No.6693461.2004-02-17.