基于FPGA的多功能雷達信號處理板硬件系統設計

楊 建，鄧志清，高 峰

（1.解放軍鎮江船艇學院，鎮江212003；2.空軍駐沈陽軍事代表處，沈陽110000）

0 引 言

雷達是現代高科技的集合體，而雷達信號處理作為現代雷達系統的重要組成部分，對雷達的技、戰術性能起著關鍵的作用。為了不同的應用，雷達體制也分為很多類，相應的雷達信號處理系統也有較大差異，有些甚至有全局性的差異，因此給雷達信號處理系統的研制帶來了巨大的挑戰，并且對系統的故障檢測和維護帶來很多不利的影響。一般來說，雷達信號處理系統的功能主要包括：雷達全機定時、脈沖壓縮、求權、恒虛警、積累檢測、頻率管理、通信接口、距離方位門（RAG）圖，以及完成抑制雜波和干擾提取目標的處理等等［1］。所以雷達信號處理分系統一般由若干不同功能的電路板組成，以實現信號處理分系統所需的各種功能。

在最初設計的雷達信號處理系統中，采用的多個電路板幾乎各不相同，在研制中需要多個設計人員共同研究，另外，還要有專業人員進行不同電路板的布線、調試等工作。因此，以往雷達信號處理板具有研制周期很長、可靠性差、不便于維修等問題［2］。近年來，隨著雷達信號處理技術的成熟和高性能集成電路迅猛發展，尤其超大容量現場可編程門陣列（FPGA）技術日新月異，其現場可編程的優點使其應用的范圍更加寬廣，并且以往很多專用芯片完成的功能也能在FPGA中得以實現，這為設計一種多功能雷達信號處理板提供了可能。本文就以FPGA為核心，外加一系列電路來完成雷達信號處理的不同功能。設計的電路板是完全可編程的，不但可以用在不同的雷達上，而且可以實現雷達信號處理的不同功能。1部雷達信號處理機的全部功能只需幾個雷達信號處理板就可實現。

1 硬件系統設計框圖

通過對雷達信號處理板的詳細研究，依據雷達信號處理的需求，設計了1個以FPGA為核心處理器件的多功能雷達信號處理板。該電路板以1片大容量、高性能的FPGA作為雷達信號處理板的核心器件，用同步動態隨機存儲器（SDRAM）存儲外部高速實時數據，用FLASH存儲一些斷電不能丟失的數據，單片機電路的設計使FPGA的功能進一步完善，對雷達信號處理機起到非實時的監控。為了使雷達信號處理的結果得以顯示和各個元器件的正常運行，添加了顯示和控制器件、不同電平之間的相互轉換器件，最后，考慮不同信號處理板之間的通信和外部電源的供給，設計了插座。其框圖如圖1所示。

圖1 多功能雷達信號處理板硬件框圖

2 FPGA芯片電路的設計

FPGA電路的設計首先需要選擇合適的芯片，FPGA芯片的選擇一般要考慮三個方面：一是邏輯資源的多少；二是芯片外部I／O引腳的多少，I／O引腳越多，設計的靈活性就越強，可操作性就越強；三是價格因素。FPGA芯片是在仿真的基礎上選擇出來的，在雷達信號處理中，脈沖壓縮濾波器是最占用資源的，只要能夠滿足脈壓處理，其它功能都能實現。因此，對256階脈沖壓縮濾波器進行仿真，其占用資源大概為45 000個邏輯單元。通過綜合考慮，選擇了ALTERA公司CycloneII系列的1片EP2C70，該芯片價位低、性能高，作為通用信號處理模塊的主處理器件完成了高速實時雷達信號處理的各種運算和繁瑣的時序處理。ALTERA的EP2C70內部含有68 416個邏輯單元，150個18×18bit的乘法模塊、250個 M4K存儲器塊，總存儲容量可達1 152 000bit，4個鎖相環（PLL）可以完成分頻倍頻和相移，有622個可用輸入／輸出（I／O）管腳。

FPGA的硬件設計主要涉及2個方面：（1）配置電路，是采用主動串行、被動串行還是聯合測試行為組織測試（JTAG）配置方式，因為FPGA是基于SRAM結構，每次芯片重啟時都需要重新下載程序，之后FPGA才能進行正常的工作；（2）FPGA與外圍芯片的相互連接，互連的好壞直接關系到雷達信號處理板的功能。EP2C70配置電路采用的是主動串行（AS）和JTAG兩種配置方式，而沒有采用被動串行（PS）配置的原因是由于它會使設計的復雜度更高，控制起來不方便，有這兩種配置方式在實際應用中已經足夠。在程序編寫期間或調試過程中，利用JTAG模式加載程序，這方便了程序的修改、優化。程序修改完善后，將程序下載到可編程只讀存儲器（PROM），以后每次重啟時都自動從PROM中加載程序，這使整個過程的可操作性和可靠性得到很大提高。

在互連電路設計過程中，有2個問題需要重點考慮：一是時鐘信號的接入必須要慎重；二是著重考慮芯片之間的兼容問題。由于現在的雷達大都是全相參雷達，也就是雷達整機用1個頻率源，其它頻率都是通過頻率源進行分頻、倍頻得到的，因此時鐘信號的接入要充分利用FPGA的優點。FPGA中有專門時鐘管腳，通過時鐘管腳接入的時鐘信號到其它各個管腳的時延基本一致，且抖動較小，這個優點對雷達信號處理非常有利。這樣，從正射極耦合邏輯電平（PECL）器件和電平轉換器件過來的信號都接到時鐘管腳上。另外，與外圍芯片互連時，必須注意兼容問題，由于本設計的外圍I／O電平都是3.3V，只需要I／O電平一致即可。FPGA的PLL供電必須單獨考慮，由于它是用模擬電路來實現的，對噪聲比較敏感，所以在設計時，一定要充分考慮對電源的濾波和去耦。其電路圖如圖2所示。

3 存儲電路的設計

圖2 PLL模擬供電電路

存儲電路需要保存斷電易失數據和完成實時數據的存儲，根據這個需求，需要由兩種不同的存儲器來組成。在設計時，采用FLASH和SDRAM相結合的存儲方案，FLASH存儲一些斷電需要保存的數據，而SDRAM完成實時數據的存儲。存儲器都涉及存儲容量大小的問題，一定要根據實際需求來設定，不要過大，同時不能小于所需容量，通過估算，選擇FLASH存儲器3片，型號為：SST39VF3201－7 0－4C－EK，每片的存儲容量為3 2Mbit，3片32Mbit的FLASH足夠滿足雷達信號脈沖壓縮處理時的匹配濾波器系數、動目標指示（MTI）處理時雜波加權系數、恒虛警率（CFAR）處理時的對數表以及一些函數求值需求。選擇4片SDRAM，型號K4S641632N－LC／L75，每片存儲容量為64Mbit。可以滿足MTI處理時作為周期延遲器件、動態雜波圖的存儲和高速實時信號處理時的數據暫存等功能。

EP2C70有622個I／O管腳，使設計的靈活性大大增強，在與FLASH互聯電路設計時，將FPGA的普通I／O管腳與FLASH的除電源和功能之外的管腳連接，這樣，在后續的FLASH控制器程序編寫時，只需要嚴格按照FLASH的工作時序編寫相應的程序即可。另外，電源要按照正確的電壓進行供給。SDRAM與EP2C70的互連電路設計基本上與FLASH一致，在此就不重復。由于EP2C70與FLASH和SDRAM互連的管腳較多，電路圖設計時采用網絡標號，而不用引線。

4 A／D轉換和D／A轉換的設計

電路板中設計模擬／數字（A／D）是因為從接收機過來的信號是模擬信號，而信號處理板處理的是數字信號，需要將接收機過來的模擬信號轉變為數字信號。A／D器件性能的好壞會對后續的信號處理、數據處理和終端數據處理產生很大影響，因此在設計時必須高度重視。多功能雷達信號處理板用的是AD6640模數轉換器，它是AD公司生產的12位轉換器，采樣速率能滿足需求，功耗也不大。通過查詢器件手冊得知此A／D轉換器所能轉換的信號電平有一定的范圍，而接收機信號電平有可能不滿足此要求，如果不采取措施，處理結果就可能出現偏差，所以需要用一器件來完成信號幅度的調整，這時用的是運放器件，通過運放處理，信號再送入A／D轉換器，就可以有效地進行轉換。A／D轉換器的設計要點之一就是要處理接收信號的幅度問題，其它電路的設計只要按照手冊中的要求來完成即可。

信號處理的結果需要在示波器上直接顯示出來，以便于設計人員和使用人員查看處理效果，因此，多功能雷達信號處理板需要數模／轉換器。雷達信號處理機由10塊左右的多功能雷達信號處理板組成，為了在單個多功能信號處理板和雷達信號處理機上能同時觀察到信號波形顯示，因此，數／模轉換器需要是一個雙通道器件，而AD公司有一器件為AD9767器件，它是一個高速、雙通道數／模轉換器，可以較好地滿足設計需求，因此就選擇這種芯片。模／數轉換器和數／模轉換器電路都是模數混合電路，在原理圖和印刷電路板（PCB）設計時，必須重點考慮模擬地和數字地的分割問題，如果處理不好，會產生很大干擾。

5 單片機和電源電路設計

5.1 單片機電路設計

雖然FPGA信號處理能力比較強，但對采集到的數據處理能力較差，故需要將其采集到的數據送到其他單片機系統來實現數據的處理功能。這樣，信號處理板中加入單片機，使信號處理板的功能更加完善。單片機的型號為：C8051F020，它最明顯的優點是控制作用非常強。單片機設計最主要的目的是使處理板的控制更加方便、高效，通過先進的界面程序來控制整個處理板的工作，使操作人員不必掌握信號處理板的內部構造，就可以通過計算機上的圖形界面對信號處理機進行非實時的控制。在硬件電路設計中，單片機有2個問題需要重視：（1）復位電路的設計，由于單片機內部的特殊功能寄存器控制各個功能部件正常工作，因此單片機工作時都需要進行復位控制，并且復位只能在外部進行；（2）由于單片機有A／D采樣器，要注意模擬地和數字地的設計問題。一些參考資料中的復位電路不是太過簡單就是太過復雜，由于信號處理板中有FPGA器件，所以，設計中就充分利用FPGA的優點進行復位電路的設計，先通過阻容（RC）設計一個簡單的復位電路，使其通過FPGA轉換，就可以控制復位時間的長短，使單片機正常復位。模擬地和數字地的設計可以參考A／D和D／A的設計。由于單片機需要調試程序，因此，設計時增添了1個JTAG口，方便單片機的控制，與FPGA互連時，只與FPGA的普通I／O接口連接，并且其自身電源和地線要單獨設計。

5.2 電源設計

由于信號處理板是電子器件，而每個器件的正常工作都離不開電源的支撐，因此，電源也是設計中的一個難點。由于是多個元器件構成的系統，并且每個器件所需的電壓標準又不一樣，并且器件工作在不同頻率時，功耗也不一樣，同時還有模擬電源和數字電源，另外，在設計中必須充分考慮器件間的相互影響。多功能雷達信號處理板需要的電源電壓類型主要有：數字電壓1.2V，3.3V，模擬電壓5V。如果電源選擇不當，輸出的電流、功率不夠，會使元器件不能正常工作，嚴重時會損壞器件，因此選擇電源時必須進行仿真和估算，并對得出的結果適當放寬，最終確定電源的選擇。

電源型號確定之后，必須考慮電源的散熱和濾波問題，散熱在做PCB設計時予以考慮，而濾波則以并聯電容加以解決。為了正常觀測電源是否正常工作，則串聯一個發光二極管，用以顯示電源是否正常工作。下面給出一個模擬±5V電源的電路圖，如圖3所示。

圖3 模擬＋5V電路電路

6 其它電路設計

6.1 時鐘電路設計

時鐘和復位的設計關系到模塊內的各個芯片能否協調工作，雖然現在的雷達基本上是全相參雷達，但在設計單板測試時，還必須有晶振。因此采用下列設計方案：正常工作時采用外部時鐘，單板調試時采用處理板上的50M的晶振，另外還要設計1個晶振用于完成與計算機通信時的時鐘，這個用44.236 8MHz晶振。單片機的復位前面已介紹，EP2C70復位電路只需要設計個復位開關電路即可。

6.2 電平轉換和倍頻電路設計

信號處理板與計算機和外圍器件需要通信，由于不兼容的電平標準之間不能進行，因此，需要有電平轉變裝置來解決這個問題。選用MAXIM公司的MAX3232CSE＋，該器件可滿足2個串口通信，并與計算機連接，通過計算機進行控制。電路圖如圖4所示。

圖4 RS－232與LVTTL電平轉換電路

在信號處理過程中，有時接收到的信號為差分信號，因此需低電壓（LV）TTL／LVCOMS轉換器，用于高質量的時鐘信號的處理。這里選用的轉換器型號為：MC100EPT21D，通過這個器件的差分信號不僅干擾小，而且基本無抖動，這就確保了信號的質量。PECL信號是通過跳線連接到MC100EPT21D上，然后再接到EP2C70時鐘管腳上，如圖5所示。

圖5 差分電平轉換電路

另外，還要考慮微動開關電路的設計，它主要用于狀態控制。顯示電路主要是用發光二極管，用作狀態指示。由于EP2C70芯片有1個最低倍頻值，頻率如果低于這個值，鎖相環是不能進行倍頻工作的，為了充分利用鎖相環的分頻和倍頻功能，需要在EP2C70處外接1個倍頻器，這樣，低于10MHz的時鐘頻率可以通過外部倍頻器倍頻后再送入EP2C70的時鐘管腳。電路如圖6所示。

圖6 倍頻電路

7 結束語

本文給出了多功能信號處理模塊的設計框圖，并對多功能雷達信號處理板的主芯片EP2C70和輔助外圍芯片的選擇和設計理念作了說明，解決了元器件之間的電氣互聯問題。

［1］何明亮，楊輝.通用雷達信號處理模塊的研制和展望［J］.電子工程，2006（3）：21－25.

［2］王瑾，王剛.基于FPGA的通用雷達信號處理模塊［J］.電子工程，2005（2）：15－18.