0.6μm SOI NMOS器件ESD性能分析及應用

羅 靜，胡永強，周 毅，鄒巧云，陳嘉鵬

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 引言

SOI技術所提供的高速、低漏電、良好的亞閾值特性、閂鎖免疫及其低軟錯誤發生率等特征使其已經成為得到廣泛應用的最具競爭力的技術之一。由于SOI器件底部被厚厚的埋層氧化層隔離，器件四周也被SiO2進行了全介質隔離，理論分析與實際經驗都顯示，SOI器件與電路一方面對ESD應力非常敏感；另一方面，相比體硅器件而言，將SOI MOS器件應用于ESD設計的難度也更大了，因為SOI MOS器件存在的體區使NMOS器件的觸發機制更復雜，由于結構所限，體硅技術中許多可以用于ESD保護的結構，如厚場氧器件、縱向PN結等都無法在SOI電路中使用[1]。因此，SOI電路的ESD設計是一個值得關注的重要設計難題。

基于0.6μm部分耗盡SOI/CMOS工藝，采用初始硅膜厚度約為200nm、埋氧層厚度約為375nm的SIMBOX SOI圓片，我們設計并制備了多種0.6μm SOI NMOS器件，旨在分析與探討0.6μm SOI NMOS器件的Snapback特性、ESD應力條件下的失效機理、優化手段與解決方案。本文通過對幾種不同的0.6μm SOI NMOS器件的Snapback特性分析，給出了在SOI ESD保護電路中如何應用SOI NMOS器件的一些技術優化手段。通過優化的設計窗口，并采用一定的工藝優化步驟可以獲得HBM模型大于2kV ESD特性的SOI NMOS器件。

2 SOI NMOS器件ESD性能分析

2.1 ggNMOS結構特性分析

圖1 SOI ggNMOS多指排列版圖示意圖

HBM ESD應力條件下的電流都無法承受，自身將首先被大電流燒壞。簡言之，脆弱的SOI NMOS器件自身無法避免被損壞，更無法用于ESD保護。

圖2 100ns TLP掃描0.6μm SOI ggNMOS器件Snapback特性

多指柵接地的ggNMOS器件（Multi-finger Gategrounded NMOS）是體硅技術中常用的器件結構設計技術。事實上，在SOI技術中也仍常采用類似技術對作為輸出緩沖器件的NMOS進行版圖結構設計[2]。本文中的多種NMOS器件都是基于圖1所示多指柵接地結構的ggNMOS，為抑制SOI器件的浮體效應，源端還設計了體接觸孔，該NMOS器件的多晶柵、源端及體接觸孔通過金屬一起接至地，漏端接至ESD承受應力的端口，如圖2中小圖所示邏輯圖（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/O ESD）。

采用脈沖寬度為100ns的TLP測試設備分析常規未進行任何優化的0.6μm SOI ggNMOS器件所得器件的TLP掃描特性如圖2所示。Snapback觸發電壓Vt1≈12.0V、熱擊穿電流It2≈0.25A。一般而言，具有優良魯棒性的ESD器件其It2的目標值需要達到5mA/μm，更高的It2值預示著更高的魯棒性，這樣才能保證NMOS器件作為獨立保護器件在ESD事件發生時有足夠的電流承受能力[5]。而采用圖2特性的NMOS器件進行獨立ESD防護將是失敗的，因為在ESD應力下，其自身的二次熱擊穿電流值極低，相當于0.5kV的

2.2 ggNMOS失效機理分析

文獻研究已發現，所有的失效位置（如輸出緩沖器）都存在于NMOS，而PMOS未顯示任何損傷，這是因為NMOS中的寄生雙極晶體管比PMOS更有效，得益于電子更高的遷移率，因此NMOS在ESD應力條件下比PMOS更易導通放電，失效機率也更大[3]。在SOI電路的輸出緩沖器結構中，ESD保護的也僅由NMOS器件單獨承擔[4]。對圖2中進行過HBM 0.5kV的失效SOI NMOS器件進行了深入失效分析，圖3上圖為剝去鋁層后的多晶層的SEM照片、下圖為該結構的縱向解剖示意圖（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/O ESD ）。

圖3 器件失效SEM照片縱向解剖示意圖

圖3所示的NMOS器件失效后，電流從μA量級猛增至幾十mA量級。從SEM照片來看，該SOI NMOS器件的失效模式主要表現為：柵極未見非常明顯的損傷，但器件顯見遭遇非常高的電流密度流過漏端區域，導致硅看起來被熔化了的現象，源漏大面積損傷后可能的穿通而導致極大的、mA量級漏電流。

輕摻雜漏區（LDD:Lightly-Doped Drain）結構是用來降低MOS的漏端在溝道下的電場強度分布，以克服因熱載流子效應所造成的I-V特性因長時間使用而漂移的問題，在0.5μm以上的CMOS工藝中NMOS器件都開始采用。目前，我們制備的0.6μm SOI ggNMOS器件從圖3下圖器件示意圖可看出同樣采用了LDD的源極-漏極器件結構。但這個LDD結構做在NMOS器件溝道兩端，LDD結深很淺，等效于在NMOS的源、漏兩端形成了兩個“尖端”，在ESD放電過程中易發生“尖端放電”現象而使LDD結構發生損壞，當帶LDD結構的NMOS器件ESD保護時，很容易便被ESD所破壞[6]。從我們的設計實踐可以看出，采用溝寬為500μm的NMOS器件，其ESD能力極低的原因除了SOI器件的全介質隔離散熱效率低等原因外，LDD的器件結構也是致命原因之一。

另一個重要的失效機理，我們認為是由于多指結構的NMOS器件中的所有“Fingers”并未都進入橫向NPN放電工作狀態，而是單獨的“Finger”首先進入NPN了工作狀態，并使漏壓被嵌位在Vh值附近，使多指中的其余“Fingers”無法再進入NPN狀態，導致非常大的ESD泄放電流從單根“Finger”上流過，而未見多指同時在漏端出現熔化的現象。在這種情形下，器件的魯棒性并不與器件的溝寬成正比，單純提高ESD防護器件的溝寬，無法提高其防護水平。

以上兩方面的失效機理分析也正是后續優化SOI NMOS器件結構的理論依據。

3 優化后的SOI NMOS器件ESD性能分析

3.1 優化后ggNMOS結構特性分析

為了增強ESD器件的魯棒性，通過采用ESD注入方法改變ESD保護器件的結構是常用的一種工藝手段[6]。在0.6μm SOI ggNMOS器件的設計與制備過程中基于失效機理的分析，加入了針對SOI NMOS器件的N型ESD注入，用于消除器件中的LDD“尖端”結構，以在NMOS器件LDD處形成一個更深結的方法來提高其ESD防護能力。

采用脈沖寬度為100ns的TLP測試設備分析優化后的0.6μm SOI ggNMOS器件所得器件的TLP掃描特性如圖4所示（器件尺寸：Leff=1.4μm、Weff=500μm、Tox=12.5nm、W/I ESD）。Snapback觸發電壓Vt1≈10.8V、保持電壓Vh≈7.0V、熱擊穿電流It2≈1.3A。此時，優化后器件的Vt1電壓與0.6μm SOI器件的漏結擊穿電壓（～12V）、柵極擊穿壓（≥13V）都有一定裕量，而Vh與SOI電路正常工作電壓5.0V也有足夠的裕量，器件本身的二次擊穿電流出由原來0.25A提高至1.3A，等效可承受HBM模型2kV的峰值電流，這些關鍵參數都落在合理的ESD設計窗口之內。

從以上分析可以得出結論：通過工藝優化的ggNMOS器件具有一定的ESD防護能力，可以應用于輸入端口、輸出端口以及電源與地之間作為ESD保護器件。

圖4 100ns TLP掃描優化后的SOI ggNMOS器件特性

3.2 優化后gcNMOS結構特性分析

通過分析國外文獻的SOI器件研究結果[7]以及大量體硅多指型ggNMOS器件的局限性，NMOS器件的柵偏置在ESD應力條件下扮演著一個非常重要的角色。為了進一步增強SOI NMOS器件的魯棒性，我們通過采用圖5所示的一種簡單的柵極耦合gcNMOS（Gate-coupling NMOS）結構（器件尺寸：Leff=1.4μm、Weff=1000μm、Tox=12.5nm、W/I ESD），希望進一步提高多指SOI NMOS器件的魯棒性。由于SOI器件的硅薄很薄，不建議采用一個容量較大的MOS電容放置在NMOS器件漏端與柵極之間，這樣易將圖5中的柵壓耦合到較高值，器件一旦在ESD應力下進入強NMOS導通狀態，極易使具有低熱導率的溝道表面承受較大的ESD泄放電流而失效。本結構僅借助器件的柵電容與電阻的組合，將柵電壓抬高產生足以使NOMS的“Fingers”進入NPN工作區的漏電流即可。

圖5 SOI gcNMOS 縱向示意圖

采用脈沖寬度為100ns的TLP測試設備分析圖5結構的0.6μm SOI gcNMOS器件所得器件的TLP掃描特性如圖6所示（器件尺寸：Leff=1.4μm、Weff=1 000μm、Tox=12.5nm、W/I ESD）。Snapback觸發電壓Vt1≈8.2V、保持電壓Vh≈6.5V、熱擊穿電流It2≈2.6A。此結構器件的Vt1電壓與0.6μm SOI器件的漏結擊穿電壓（～12V）、柵極擊穿壓（≥13V）有很大裕量，而Vh與SOI電路正常工作電壓5.0V也有足夠的裕量，器件本身的二次擊穿電流為2.6A，等效可承受HBM模型4kV的峰值電流，這些關鍵參數都落在合理的ESD設計窗口之內。同時，與圖4的器件特性相比，更低的Vt1使器件更易進入NPN工作區；當Vt2〉Vt1時，對于多指結構的NMOS器件即可以保證各“Fingers”的同時導通[8]，ESD泄放電流也能均勻地由進入NPN工作區的各個“Finger”分攤承擔，從而使器件的魯棒性得以大幅提高，此時提高器件溝寬才能真正發揮其承受大電流的能力。

圖6 100ns TLP掃描優化后的SOI gcNMOS器件特性

從以上分析可以得出結論：采用工藝優化的柵極耦合gcNMOS器件具有很強的ESD防護能力，可以應用于輸入端口、輸出端口以及電源與地之間作為ESD保護器件。

4 結束語

雖然國外許多文獻都指出由SOI NMOS組成的輸出緩沖器在ESD抵抗能力方面幾乎僅為同等體硅工藝技術的一半水平[2,4]，但在1996年的文獻中仍能看到國外研究人員在0.35μm SOI電路中在研究和采用結構優化的NMOS器件作為ESD保護器件，并取得了良好的保護效果[7]。本文中展示與分析了幾種0.6μm SOI NMOS器件的ESD性能，我們認為通過優化的結構設計與工藝步驟，SOI NMOS仍可擔當SOI電路ESD保護器件的重要角色。這是因為畢竟在SOI電路輸出緩沖器設計上，大驅動的NMOS管仍占主流，如果同時利用它們進行ESD保護，乃是一舉兩得的良策。但是，從我們的實驗數據來看，不得不承認要獲得2kV以上的HBM模型水平，SOI NMOS器件在尺寸上需付出高于體硅技術一倍的代價，設計人員需根據各方面的要求進行權衡。

[1] Koen Verhaeg,Guido Groesenken,et al.Double Snapback in SOI nMOSFET’s and its Application for SOI ESD Protection[J]. IEEE DEVICE LETTERS,1993,14（7）.

[2] Sridhar Ramaswarmy,Prasum Raja,et al. EOS/ESD Protection Circuit Design for Deep Submicron SOI Technology[J]. EOS/ESD Symp,1995:212-217.

[3] Ajith Amerasekera,Werner van den Abeelen,et al.ESD Failure Modes:Characteristics,Mechnisims,and Process Influences[J]. IEEE trans On electron devices,1993, 39（2）.

[4] Mansun Chan,Selina S.Yuen,et al. Comparison of ESD Protection Capability of SOI and Bulk CMOS Output Buffers[J]. IEEE/IRPS, 1994:292-298.

[5] Ajith Amerasekera and Richard A.Chpman. Technology Design for High Current and ESD Robustness in a Deep Submicron CMOS Process[J]. IEEE trans. on electron devices, 1994, 15（10）.

[6] Ming-Dou Ker,Hsin-Chyh Hsu,et al. ESD Implantation for Qubquater-Micron CMOS Techologyto Enhance ESD Robustness[J]. IEEE trans. on electron devices, 2003, 50（10）.

[7] Charvaka Duvvury, Ajith Amersekera,et al. ESD Design For Deep Submicron SOI Technology[J]. 1996 Symposium on VLSI Technology Digest of Technical Papers

[8] Thomas L.Polgeen,Amitava Chatterjee. Improving the ESD Failure Threshold of Silcided n-MOS output Transisors by Ensuring Uniform Current Flow[J]. IEEE trans. on electron devices, 1992, 39（2）.