基于時域有限差分法的IBIS模型修正

張志偉

(陜西理工學院 電信工程系，陜西 漢中 723000)

高速PCB設計在數(shù)字系統(tǒng)設計中占據(jù)著越來越重要的地位，系統(tǒng)能夠穩(wěn)定工作，在很大程度上取決于PCB設計。整個高速PCB設計過程就是發(fā)現(xiàn)由高速高密度引起的信號完整性問題然后解決的過程[1]。目前，進行信號完整性分析主要借助于專業(yè)軟件的幫助，然而，每個公司的產(chǎn)品均會對自己公司的設計或者研究領域有側(cè)重，相對于一些有個性需求的公司或者設計，往往會存在兼容性不好。針對IBIS模型仿真精確度低的現(xiàn)象，對模型進行適當?shù)男拚褪窃O計師必須考慮的問題[2]。

近年來在信號完整性的電磁場數(shù)值分析方法中，時域有限差分法(FDTD)受到廣泛的重視。時域有限差分法是求解麥克斯韋微分方程的直接時域方法，在計算中將空間某一點的電場(或磁場)與周圍格點的磁場(或電場)直接相關連，且介質(zhì)參數(shù)已賦值給空間中的每一個元胞，因此此方法可以處理復雜形狀目標和非均勻介質(zhì)物體的電磁散射、輻射等問題[3]。

1 時域有限差分算法分析IBIS模型

1.1 IBIS模型簡介

Intel最初提出了IBIS模型的概念，IBIS(Input/Output Buffer Informational Specifation)是用來描述 IC器件的輸入、輸出和I/O Buffer行為特性的文件。在IBIS模型核心的內(nèi)容就是Buffer的模型，因為這些Buffer產(chǎn)生一些模擬波形，從而仿真器利用這些波形仿真?zhèn)鬏斁€的影響和一些高速現(xiàn)象(如串擾、EMI等)。IBIS模型描述了一個Buffer的輸入和輸出阻抗 (通過I/V曲線的形式)、上升和下降時間以及對于不同情況下的上拉和下拉，那么工程人員可以利用這個模型對PCB板上的電路系統(tǒng)進行SI、串擾、EMC以及時序的分析[4]。

I/O Buffer的數(shù)據(jù)，對于一個 I/O(3－stateable)Buffer需要4個I/V曲線來表征其特性，其相應的4個關鍵詞分別是：[Pull_up]、[Pull_up]、[GND_Clamp]以及[POWER_Clamp]。4個曲線分別是：Pull_up晶體管工作 (輸出為高電平)、Pull_up晶體管工作(輸出為低電平)、及兩個輸出為高阻狀態(tài)時的曲線。輸出狀態(tài)為高時，得到的數(shù)據(jù)則是形成[Pull_up]的列表；輸出狀態(tài)為低時，所得到的數(shù)據(jù)是用來形成[Pull_up]列表的數(shù)據(jù)。

1.2 時域有限差分算法的實現(xiàn)步驟

時域有限差分法的主要特色是使用時間步長前進方式，在進行時間步長之前，必須先設定好參數(shù)。時域有限差分算法的主要實現(xiàn)步驟如下[5]：

(1)將時域麥克斯韋的旋度方程展成其坐標分量式(常用直角坐標系)，用中心有限差分式替代各場分量對空間、對時間微分，得到時域有限差分法基本方程式。

(2)定義時域有限差分法空間網(wǎng)格基本單元尺寸，Δx，Δy，Δz，這三個軸向的單元尺寸可以相等，亦可以不相等，視具體問題而定。

(3)在符合穩(wěn)定法則下，計算時間步長Δt。

(4)確定問題空間的大小，在直角坐標系中，問題空間一般為平行六面體，沿三個軸向邊長Lz=NzΔz，Ly=NyΔy，Lz=NzΔz，Nx，Ny，Nz 分別是沿三個軸向上單元的總數(shù)。

(5)設置吸收邊界條件，吸收邊界主要目的為吸收時域有限差分法網(wǎng)格外的輻射場。

(6)選用和設置激勵源。

(7)確定運算的總時間步數(shù)。

(8)估算計算存儲量。

(9)數(shù)據(jù)記錄與處理。

2 四層板中各種結構的仿真與修正

2.1 完整接地平面的分析

首先在四層PCB板中進行完整接地平面的仿真和測量[6]，實驗板結構如圖1所示。四層PCB板是相對介電系數(shù)(εr)為 4.3的 FR4的結構，微帶線長 12.5 cm，輸入信號接入方式為振幅2.5 V并具有2.5 V直流偏壓的正弦波。為了避免連接器的不連續(xù)結構造成輻射影響測量的精確度，使用同軸線將直流電源接入差分SMA連接器；為了控制輸入信號對輸出端信號的干擾，輸入線設計得很短 (1.5 cm)。采用泰克公司數(shù)字實時示波器TDS684C接上P6243有源探頭(1 G)測量時域上的波形。經(jīng)實驗測量由于在IC電壓端有去耦合電容穩(wěn)壓再加上完整接地平面的隔絕所以幾乎沒有地彈的現(xiàn)象，電源平面層上的信號也無周期的現(xiàn)象。圖2為EMI的遠場輻射測量對比結果，經(jīng)speed2000模擬發(fā)現(xiàn)電源平面層(2DFDTD)并無輻射，主要部分的輻射來自于信號層(由公式計算)而非地彈造成的，這與實際測量的結果比較吻合。同時也顯出在接地面完整結構中，采用時域有限差分法結合IBIS模型仿真與采用speed2000軟件仿真具有高度的一致性。

2.2 接地面狹縫結構的分析

為研究不連續(xù)結構中微帶線跨越狹縫的效應，先在接地面挖了一個狹縫。配合speed2000對狹縫的處理方式[7](在狹縫部分圍上磁墻，所以能透過的能量僅有微帶線耦合的噪聲)將狹縫挖成2.6 cm正方形。經(jīng)仿真和實際測量均發(fā)現(xiàn)時域上的遠端波形出現(xiàn)了擾動，不像完整接地面波形那樣平整，如圖3所示，這是由于接地面的狹縫造成信號線上阻抗的不均勻分布造成的。通過對地彈噪聲的模擬與測量結果比較，如圖4所示，可以看出由于狹縫的關系使得部分的信號耦合到電源平面層，并且以噪聲的狀態(tài)出現(xiàn)造成了電源的擾動。

圖1 微帶線結構

圖2 完整接地平面遠場輻射比較

圖3 狹縫結構遠端波形比較

2.3 過孔結構的分析

在高速多層PCB板中占最多數(shù)量的結構為過孔[8]，過孔由金屬柱、焊盤和反焊盤組成。在此種結構中因阻抗不連續(xù)引起的信號完整性問題也較為嚴重，圖5所示為四層板仿真的過孔結構。

圖4 狹縫結構地彈噪聲比較

圖5 過孔結構示意圖

圖6為遠端的仿真波形比較，如同跨越狹縫的微帶線，由于整條信號線的阻抗分布不均勻造成遠端波形也有一些不平整，但由于過孔(via)穿越的長度(1.5 mm)造成的阻抗不連續(xù)段并不如狹縫(26 mm)那么長，所以在信號的擾動上并不像狹縫結構的擾動那么劇烈，但比完整接地平面來說擾動量還是比較大。而透過過孔(via)在電源平面所造成的地彈卻很明顯地比狹縫上的大，如圖7所示，主要是由于狹縫的耦合量主要來自于狹縫兩端的壓差并不會直接影響整個電源供應平面的場量。運用有限時域插分法分析IBIS模型的仿真結果與speed2000的仿真結果一致，同樣發(fā)現(xiàn)此種結構中電源平面層(2DFDTD)所造成的輻射遠大于信號層所產(chǎn)生的輻射，顯示出此結構主要的輻射來自電源供應平面的擾動。

圖6 過孔結構遠端波形比較

圖7 過孔結構地彈噪聲比較

從各種結構的仿真和測量結果來看，結合有限時域插分法分析IBIS模型的方法除了輸入波形造成的干擾外，無論在時域或頻域上均與測量的結果十分的接近與類似，并且對各種結構中仿真的結果與Sigrity公司開發(fā)的商用信號完整性分析軟件speed2000的仿真結果非常吻合。由此可以驗證，結合時域有限差分法對IBIS模型進行適當?shù)匦拚梢院芎玫靥岣叻抡婺Ｐ偷臏蚀_度，可以解決單純利用speed2000等商用軟件進行仿真而出現(xiàn)的仿真與實際測量之間存在誤差的情況。

[1]BOGATIN E.信號完整性分析[M].李玉山，李麗平，等譯.北京：電子工業(yè)出版社，2005.

[2]YOUNG B.數(shù)字信號完整性：互連、封裝的建模與仿真[M].李玉山、蔣冬初，等譯.北京：機械工業(yè)出版社，2008.

[3]NIGUCHI Y T， BADA Y， NAGAOKAN， etal.An improved thin wire representation for FDTD computation[D].IEEE Trans Antennas Propagat.，2008.

[4]VARMA A K，STEER M，PAUL D.Improving behavioral IO buffer modeling based on IBIS[J].IEEE Transactions On Advanced Packaging， 2008，31(4)：711-721.

[5]馬萬明.FDTD 方法及其在電磁兼容問題中的應用[D].西安：西安電子科技大學.2008.

[6]ONG C J.Full-wave solverformicrostrip trace and through-hole via in layered media[J].IEEE Transactions on Advanced Packaging， 2008， 31(2)：292-302.

[7]Ling Yuchen.Using IBIS model for signal integrity and EMI analysis in FDTD method simulation [D].Taiwan，National Sun Yat-sen University，2003.

[8]OH K S D， LAMBRECHT F， et al.Accurate system voltage and timing margin simulation in high-speed I/O system designs[J].IEEE Transactions on Advanced Packaging，2008， 31(4)：722-730.