X波段線性調頻信號源的設計

鄧潘 陳衛

(解放軍電子工程學院，安徽 合肥 230037)

X波段線性調頻信號源的設計

鄧潘 陳衛

(解放軍電子工程學院，安徽 合肥 230037)

X波段線性調頻信號源已在多個領域得到廣泛應用。采用直接數字頻率合成(DDS)激勵鎖相頻率合成(PLL)的技術，可以彌補各自的缺點，設計了X波段(10GHz～10.5GHz)線性調頻信號源的實現方案，并對信號源的頻率建立時間和相位噪聲進行了仿真，重點研究了基于AD9854的鎖相環激勵信號源的設計。

DDS PLL X波段 線性調頻 信號源

0 引言

X波段線性調頻信號源廣泛應用于雷達、通信等領域，通常用頻率合成的方法來實現。頻率合成技術主要分為三類:直接模擬式頻率合成技術(DAS)、間接鎖相式頻率合成技術(PLL)和直接數字式頻率合成技術(DDS)［1］。直接模擬式頻率合成需要大量的晶體、濾波器、混頻器等硬件，所以難于集成而逐漸被淘汰;PLL具有極寬的頻率范圍、良好的寄生抑制性能、輸出頻譜純度很高，但頻率轉換速度慢，頻率分辨率不高;DDS技術有頻率轉換速度快、頻率分辨率高、輸出相位連續、相位噪聲低等突出優點，得到了廣泛應用，但是由于其全數字的結構，存在輸出帶寬窄和雜散抑制差的缺點。由此可見，PLL技術和DDS技術相結合，可獲得高性能的信號源［2］。

DDS技術與 PLL技術的組合方式通常有兩種［2］:一種是DDS激勵PLL式的頻率合成方案，另一種是用DDS與PLL混頻的頻率合成方案，分為環外混頻和PLL內插DDS兩種。前者可以達到低相噪、寬帶寬、小步進的要求，所以在設計實現X波段(10GHz～10.5GHz)的線性調頻信號源時，采用DDS激勵PLL式的頻率合成方案。

1 DDS激勵PLL式的頻率合成方案

DDS激勵PLL式的頻率合成方案如圖1所示。DDS的輸出信號作為PLL的激勵源，PLL作為跟蹤倍頻鎖相環，當鎖相環穩定時，頻率合成器的輸出頻率為

其中，fc為DDS的時鐘頻率，N為DDS相位累加器的字長，K為DDS的頻率控制字，M為鎖相環路的可編程分頻比。

該方案實現了DDS技術和PLL技術的優勢互補，兼顧了各方面的性能，可做到很高的輸出頻率、較快的頻率切換速度、高的頻率分辨率，同時也能很好的保證系統雜散和相位噪聲性能。

2 X波段線性調頻信號源的設計方案

本文采用DDS激勵PLL式的頻率合成方案，來設計實現X波段(10 GHz～10.5 GHz)的線性調頻信號源。DDS輸出線性調頻信號，作為鎖相環的參考信號。

圖1 DDS激勵PLL式的頻率合成原理框圖

鎖相環芯片采用ADF4108。ADF4108工作帶寬為8 GHz，內含一低噪數字鑒相器、精密電荷泵、可編程的14位參考R分頻器、6位可編程A計數器、13位可編程B計數器和可編程雙模預分頻器(P/P+1)，可實現N倍分頻(N=B·P+A)。使用時外加環路濾波器和VCO即可構成一個完整的PLL［3］。

本設計中的VCO采用Hittite公司的HMC588LC4B，其輸出頻率范圍為8 GHz～12.5 GHz，輸出功率為5 dBm。圖2為用ADISimPLL3.0軟件仿真得出的ADF4108驅動HMC588LC4B的仿真原理圖。其中，鑒相器鑒相頻率為500 kHz，外部參考時鐘為10 MHz，計數器R=20，環路濾波電路采用了二階有源濾波電路。

圖3為10.49931時PLL的頻率建立時間仿真圖，圖中可以看出，約經過 30.62 μs，PLL 可將輸出頻率鎖定在 10.49931GHz。

信號源的相位噪聲主要由以下因素組成:鑒相器、環路濾波器、分頻器的相位噪聲和參考時鐘的相位噪聲以及VCO的相位噪聲。其中環路分頻比N對環路帶寬內的相位噪聲影響最大，將惡化20 lgNdB。在環路帶寬外的相位噪聲主要由VCO決定，而HMC588LC4B的相位噪聲指標能滿足本設計需要。

圖2 10 GHz～10.5 GHz鎖相頻率源的仿真原理圖

圖4為10.2 GHz時鎖相環輸出信號的相位噪聲分析圖，表1為各主要部分的相噪分析報表，在偏離載頻10 KHz時，相位噪聲為 －79.01 dBc/Hz，在偏離載頻100 KHz時，相位噪聲為 －85.00 dBc/Hz。分析表明此設計方案的相位噪聲指標符合設計要求。

表1 PLL各部分的相位噪聲分析報表

3 基于AD9854的鎖相環激勵信號源的設計

按照上述設計方案，以AD9854輸出的線性調頻信號作為ADF4108的激勵信號。

AD9854具有4～20倍可編程時鐘倍頻器，系統時鐘最高可達300 MHz，輸出信號頻率可達120 MHz。AD9854內部有雙48位可編程頻率寄存器、雙14位可編程相位偏移寄存器和12位可編程幅度控制寄存器等模塊，可以很方便地實現AM、FM、FSK、BPSK、PSK和線性調頻信號，因此廣泛應用于通信、雷達中的頻率合成［4］。

圖5所示為采用AD9854實現PLL激勵信號源的電路框圖，主要包括電源調整電路、差分時鐘電路、控制電路和低通濾波電路。

圖5 基于AD9854的PLL激勵信號源電路框圖

為防止數字電路的電源噪聲耦合到模擬電路電源上，確保電路各部分供電穩定、互不干擾，因此對AD9854采用模數分離供電方式。整個激勵信號產生電路選用了3片集成電壓轉換芯片AMS1117 －3.3，該芯片輸出電壓浮動不超過2%［5］。

AD9854的參考時鐘即可采用單端輸入又可采用差分輸入，為抑制共模噪聲，改善參考信號質量，通過差分時鐘芯片MC100LVEL16將30MHz單端有源晶振信號轉換成差分信號，作為AD9854的參考時鐘。同時，MC100LVEL16還起到了共模電壓搬移，差分時鐘幅度調整的作用。

AD9854的內部沒有為正弦DAC設置平滑濾波器，輸出信號為階梯波，含有幅值包絡為辛格函數的高頻諧波，必須外接LPF來抑制無用的高頻分量。LPF采用120MHz的7階橢圓濾波器，電路圖如圖6所示。運用ADS軟件對其進行仿真，結果如圖7所示。AD9854可比較方便地合成線性調頻信號，但是輸出信號雜散較大，且輸出雜散種類復雜，有參考時鐘引入的雜散、相位截短雜散、相位幅度轉換雜散、DAC諧波雜散、DDS內部數字信號產生的雜散和PCB布線不當導致的雜散。為提高AD9854輸出信號質量，減小雜散，必須針對不同來源的雜散采取相應抑制手段:一是采用低相噪、高精度和頻率穩定度的參考時鐘;二是進行合理的頻率規劃，找到參考時鐘頻率和輸出信號頻率之間的最佳關系;三是進行認真、細致的PCB布局、布線，例如盡量采用差分信號，合理的電源、地層設計等。

圖6 120 MHz的7階橢圓LPF的電路圖

圖7 120 MHz的7階橢圓LPF的仿真圖

4 結束語

以DDS激勵PLL的技術方案設計了10 GHz～10.5 GHz頻段線性調頻信號源，并對信號源的主要時頻域指標進行了仿真分析。結果表明，該方案設計的X波段信號源在10.49931 GHz輸出頻率的鎖定時間為30.62μs，在10.2 GHz輸出頻率的相位噪聲為－79.01 dBc/Hz@10kHz，其時頻域指標符合設計要求。最后研究了基于DDS芯片AD9854的鎖相環激勵信號源的設計，詳細給出了關鍵部分的電路設計原理。

［1］馮源，鄒繼偉，陳衛.現代頻率合成技術的發展與趨勢［J］.電子對抗，2010(3):45－49.

［2］郭德淳，費元春.DDS的雜散分析及頻率擴展研究［J］.現代雷達，2002，24(1):63 －66.

［3］ ADF4106 Datasheet［M］.Analog Devices Inc.，2002.

［4］ AD9854 Datasheet［M］.Analog Devices Inc.，2002.

［5］ ATmega8515/ATmega8515L Data-sheet［M］.Atmel Corp.，2003.

Design of X-band LFM Signal Source

Deng Pan Chen Wei

(ElectronicEngineeringInstituteofPLA，HefeiAnhui230037，China)

X-band LFM signal source is widely applied in many areas.On the basis of DDS-driven PLL，this paper makes up for their short comings，the scheme of the LFM signal source in X-band(10GHz～10.5GHz)was designed.The frequency locked time and phase noise of signal source were simulated.Based on AD9854，the source-driven PLL was further designed.

DDSPLL X-band LFM Signal Source

TN74

A

1000－3886(2011)04－0075－02

2010－10－14

鄧潘(1981－)，女，講師，研究方向:主要從事高功率微波武器研究。 陳衛(1979－)，男，講師，研究方向:主要從事精導防御研究。