基于FPGA的WALLACE TREE乘法器設計
2011-04-12 00:00:00王良全黃世震
現代電子技術 2011年16期
摘要：為了使基于FPGA設計的信號處理系統具有更高運行速度和具有更優化的電路版圖布局布線，提出了一種適用于FPGA結構的改進型WALLACETREE架構乘法器。首先討論了基于標準單元3∶2壓縮器的改進型6∶4壓縮器，根據FPGA中slice的結構特點通過在FPGAEditer軟件工具編輯，對該壓縮器進行邏輯優化，將其應用于FPGA的基本單元slice結構中。并對乘法器的其他部分結構優化整合，實現一個資源和性能達到合理平衡，且易于在FPGA中實現的乘法器。實際運行結果表明，該乘法器的關鍵路徑延時小于8.4ns，使乘法器時鐘頻率和系統性能都得到很大提高。
關鍵詞：乘法器；WALLACE；FPGA；6∶4壓縮器
中圖分類號：TN710-34 文獻標識碼：A 文章編號：1004-373X(2011)16-0113-03
