摘要:為了在USB 3.0中實現數據的8 b/10 b編解碼,采用了查找表法和組合邏輯相結合的方法,把8 b/10 b編解碼分解成5 b/6 b編解碼和3 b/4 b編解碼,用Verilog HDL語言實現了算法的描述,并通過了Modelsim仿真,然后在FPGA上實現了具體的硬件電路。采用500 MHz的時鐘信號,經過測驗滿足了USB 3.0的傳輸速率5 Gb/s。該創新方法使用了少量邏輯,實現了8 b/10 b編解碼器,并且滿足USB 3.0高速數據傳輸的要求。
關鍵詞:USB 3.0; 8 b/10 b編解碼; RTL設計; 仿真驗證
中圖分類號:TN492.34 文獻標識碼:A 文章編號:1004-373X(2011)18-0009-03