基于FPGA偽碼快速捕獲的優(yōu)化設(shè)計

0 引 言

在直擴通信中，偽碼的捕獲是整個直擴系統(tǒng)的關(guān)鍵和核心，它包括偽碼發(fā)生電路、偽碼相關(guān)積分判決電路和多通道偽碼快捕電路三部分。而傳統(tǒng)的偽碼捕獲大多采用專用芯片，雖然其外圍電路簡單、功能實現(xiàn)容易控制，但它們的大部分功能已經(jīng)固化，兼容性較差，缺少產(chǎn)品開發(fā)的靈活性，后續(xù)升級困難等。因此，本文利用FPGA運算快速、易于升級等優(yōu)點，在簡化算法的基礎(chǔ)上快速捕獲到偽碼，使碼相位誤差減小到±0.5個偽碼chip速率以內(nèi)。用Verilog語言對整個下變頻進行行為描述建模，并給出相應(yīng)的仿真綜合結(jié)果。