AVS編碼變換量化和掃描硬件設計與實現

黃學超,張衛寧

(山東大學信息科學與工程學院 ,山東濟南 250100）

AVS編碼變換量化和掃描硬件設計與實現

黃學超,張衛寧

(山東大學信息科學與工程學院 ,山東濟南 250100）

本文提出了滿足AVS實時高清視頻編碼的變換、量化、反量化、反變換和掃描的硬件設計方案。該設計方案以宏塊為單位進行操作,通過采用乒乓操作和流水線技術,提供了高性能的并行數據處理能力。本文根據AVS變換和反變換的特點,設計了RAM行列存儲器,實現高速并行轉置,同時,提出了利用RAM實現并行掃描的方法及其結構,提供高數據吞吐速率.用FPGA驗證結果表明,該設計滿足高清序列1080i 30H z實時編碼要求。

AVS;實時高清視頻編碼;RAM行列存儲器;并行掃描

0 引言

AVS(Audio Video coding Standard)是我國自主制定的、具有自主知識產權的音視頻信源編碼標準。該標準技術方案簡潔,芯片實現復雜度低,編碼效率比第一代標準(M PEG-2)高 2-3倍,在和H.264標準編碼效率相當的同時具有較低的編碼復雜度。目前視頻部分已正式成為國家標準[1-2]。

火災自動報警系統工程的發展非常迅速，新技術、新工藝、新材料、新設備不斷涌現，設備的更新換代速度快，在工程設計中必須考慮現代水利建筑智能防火方面發展的要求，要有一定的前瞻性，因此在設計階段各項設計內容的質量控制顯得尤為重要。

變換、量化、反量化、反變換和掃描是AVS編碼中數據處理流程的中間部分,既將殘差經過變換、量化、反量化和反變換后返回給幀內和幀間部分,又將掃描后生成的(run,level)對傳送至熵編碼部分,因此其實現結構的優劣直接影響到編碼器的性能。

本文基于 AVS編解碼標準,以實現 1080i 30H z格式視頻實時高清編碼為目標,設計了一種高速并行處理結構。變換和反變換處理一個8x8塊的時間僅需14個時鐘。本文并設計了RAM行列存儲器而不是轉置寄存器實現了轉置,轉置操作僅需8個時鐘,節省了大量的寄存器和選擇器資源。同時,筆者利用RAM 實現并行掃描,加快整個模塊的數據吞吐速率。

1 整數DCT、掃描

1)整數變換和反變換

3.要立足于互聯網的經濟特點，形成相匹配的包裝思路。在互聯網電商日益成熟的今天，運輸物流尤其是跨境電商模式在逐漸成熟。在這一背景下，探索包裝設計活動的新方向，同時對大眾消費者自身的興趣與關注度進行分析，這是當前整個包裝設計活動實施進程中的重要內容。要想做好商品的包裝設計，企業必須從包裝圖案、文字使用和色彩選擇、色彩搭配這三個重要角度出發，通過合理搭配和巧妙應用，從而在詮釋其設計活動文化特性的基礎上，實現其藝術性的詮釋與觀賞性的表達。

AVS采用基于88塊大小的類DCT整數變換,避免了變換和反變換過程中產生的誤差,使編解碼端數據相匹配。AVS變換和反變換的公式如下:

式中,TT8為 T8的轉置,有

為了減少變換和量化過程中取整帶來的誤差,H.264中將正向縮放和量化結合在一起操作,反向縮放和反量化一起操作。而在AVS-P2中,則采用帶PIT(預縮放整數變換)的8x8整數余弦變換技術,把所有的縮放都放在編碼端完成,極大地簡化了解碼器的計算量。

每個時鐘依據掃描次序得到兩個像素地址,分別由輸入緩存RAM的雙口讀出兩個掃描數據,32個時鐘掃描完成一個子塊。

...I am in no humour at present to give consequence to young ladieswhoareslighted by other men[4].

2 AVS編碼器結構

圖1為AVS編碼系統框圖。在硬件上編碼系統主要由幀內預測、幀間預測、變換量化反變換反量化掃描、環路濾波和熵編碼等五部分組成。由編碼框圖可知,AVS編碼路徑非常長,若采用順序處理方式,會降低硬件的利用率和吞吐率,而且不能滿足時序要求。

為了加快處理速度,通常采用宏塊級流水線處理,如圖2所示。在幀內預測時,子塊預測需用到同一宏塊內相鄰子塊的重建像素,幀內預測、變換、量化、反量化、反變換和重構構成了一個編碼環路。因此,將變換、量化、反量化和反變換集成到一起進行優化,采用合理的流水線成為必然。在幀間預測時,有可能同時獲得多個殘差塊,需要連續處理。若是掃描模塊處理速度不夠快,則將影響整個系統的數據吞吐速率,所以,掃描模塊也必須進行優化。

圖1 AVS編碼系統框圖

圖2 AVS編碼器流水線流程

3 硬件結構

本文的設計目標是支持19201088,30fps格式視頻的 AVS實時高清編碼,系統工作頻率為100MHz。可以計算得到一個宏塊的處理時間為256/(1920108830)=4085ns,即不超過408個時鐘周期,否則就不能滿足編碼要求。

王婆什么觀察力也失去了！不自覺地退縮在趙三的背后，就連那永久帶著笑臉，常來王婆家搜查的日本官長，她也不認識了。臨走時那人向王婆說“再見”，她直直遲疑著而不回答一聲。

圖3為本設計的硬件頂層結構框圖。系統通過FIFO與幀內預測和幀間預測部分接口,接口寬度為144bit。控制模塊依據掃描模塊乒乓緩存RAM的狀態產生讀 FIFO命令,收到讀 FIFO命令后,FIFO發送殘差塊數據,每個周期輸出兩列數據。殘差數據經過變換后從查找表LUT單元得到量化和反量化參數進行量化反量化[3],量化數據保存至乒乓緩存RAM,由掃描模塊控制并行掃描,掃描模塊輸出逆序后的(run,level)對。反量化數據經過反變換后輸出,反變換模塊每個時鐘輸出兩列數據。量化反量化單元的處理周期固定為3個時鐘。

業內人士估算，整個共享單車領域這幾年已經燒掉了超過百億美元，但是，也有數億用戶形成了使用共享單車的習慣。但這一切，只是棋至中局。

圖3 硬件頂層結構框圖

1)變換和反變換模塊

傳統的行列分解法是AVS變換和反變換最常用并行處理方法,即將變換和反變換用8次水平變換和8次垂直變換實現。在本設計中,變換和反變換模塊采用改進的行列分解法每次單步運算處理兩行或兩列的數據。變換模塊先列變換后行變換,反變換模塊先行變換后列變換。

一般,殘差經過變換量化后會產生很多零系數,為了更有效的去除編碼冗余,在熵編碼之前要進行Zig-Zag掃描和游程編碼。AVS規定了兩種掃描模式,幀掃描模式和場掃描模式,其選擇決定于當前圖像的編碼方式[2]。根據兩種掃描模式可以得到掃描次序和像素點坐標的對應關系。

與傳統方法相比,本設計將變換和反變換的時間縮短一半,而僅僅增加了一個一維變換模塊和一維反變換模塊。而一維變換和一維反變換模塊,可以只用加法和移位實現,因此,只增加了很少的硬件開銷。變換、反變換的結構框圖如圖4所示。本設計中,單步變換或反變換為3級流水結構。

圖4 變換或反變換結構框圖

PFD最常見的癥狀是POP、SUI，對女性正常生活影響最大。POP是盆底支持組織(肌肉和筋膜)松弛導致盆腔組織器官移位而出現的盆腔功能異常，子宮脫垂發生率較高，其次是陰道前壁膨出、陰道后壁膨出。我國中老年婦女POP患病率為30%，美國老年女性POP患病率為50%[10]。71%POP患者伴有SUI，59%SUI患者伴有POP[11]。PFD病因尚不十分清楚，流行病學研究[12]顯示，年齡、雌激素水平下降、妊娠和陰道分娩、便秘、肥胖、盆腔手術史等是PFD的主要致病因素,其中年齡、經陰道分娩、多產是PFD獨立危險因素，肥胖、便秘、雌激素分泌減少、慢性咳嗽是非獨立危險因素。

全國有200多種常用藥材已開展人工種植[21]。規范中藥材的種植，建立健全的中藥材種植質量控制標準可確保從源頭控制質量。盡可能固定藥材基原、產地、種植條件、采收期等影響藥材質量的各種因素，可在一定程度上保證中藥材質量均一穩定[22]。

變換反變換單元都需對中間結果進行轉置,該轉置要能存儲一個塊的數據,且能按照兩行或兩列的方式并行輸入輸出數據。若采用文獻[4]結構實現,將耗費大量的寄存器。若采用文獻[5]所用的RAM實現,僅反變換就需要40個時鐘,變換和反變換需要80個時鐘,一個宏塊就需要480個時鐘周期,不滿足編碼要求。

本文設計了 RAM行列存儲器實現轉置,該存儲器不僅能按照兩行或兩列的方式并行輸入輸出數據,且能同時進行兩次轉置操作,實現乒乓轉置。該轉置存儲器由8個大小為832bit的RAM 組成,每個RAM都由XilinxISE10.1 03綜合工具IPCORE Generators生成為雙端口RAM,寫寬度為32,深度為8,讀寬度為128,深度為2。其結構如圖5所示。

圖5 RAM行列存儲器

變換模塊轉置時,每塊RAM的A端口輸入數據,每個時鐘輸入兩個像素值,按時鐘分別寫入0,1,2,3單元,共輸入一列數據。輸出時第一個時鐘輸出0,1塊0單元數據,第二個時鐘輸出2,3塊0單元數據,直到第四個時鐘輸出6,7塊0地址數據。反變換模塊轉置時,B端口輸入數據,寫入4,5,6,7單元,輸出時輸出地址為1。轉置操作共需要8個時鐘,88像素塊完成變換或反變換只需14個時鐘。

3)掃描模塊

方勛梅沒有主動出擊，程曉也懶得理她，只是每天，方勛梅剛剛鉆出尼桑車，他的凱迪拉克也悄然駛入廠區；每天下班后，方勛梅的車剛一駛上公路，程曉的凱迪拉克就如一尾快魚從她身邊穿過，在暮色中倏地無影無蹤。

傳統的Zig-Zag掃描處理方法,掃描模塊每個時鐘掃描一個數據,掃描一個塊需要64個時鐘,在加上存儲所需的4個時鐘,處理一個宏塊至少需要408個時鐘。而編碼一個宏塊最多要408個時鐘,顯然不滿足編碼要求。又因I幀宏塊內子塊間隔時間不均勻,亮度子塊的時間間隔一般較長,與上文所提的編碼環路周期有關,色度子塊和幀間子塊間隔一般較小。這樣很難保證子塊的流水處理,系統難以滿實時處理要求。本文通過并行掃描和乒乓操作技術,大大減少掃描所需的時鐘,其結構如圖6所示。

圖6 掃描模塊結構框圖

當有輸入緩存RAM處于空狀態時,掃描控制向系統發出請求數據信號,系統發送殘差塊,經變換量化后存入輸入緩存,輸入緩存是大小為896bit的雙口RAM,寫寬度為 96,深度為8,讀寬度為12,深度為64。控制模塊判斷有輸出緩存為空時,便可開始掃描。

2)RAM行列存儲器

2)掃描

由于AVS編碼是從高頻系數開始,與掃描的順序相反,所以輸出緩存需要逆序輸出(run,level)對。并行掃描有可能同時獲得兩個(run,level)對,所以輸出緩存由雙口RAM組成,大小為6518bit。掃描結束后,輸出緩存開始從當前地址讀取數據,一直讀到零地址數據(存儲0),即EOB碼,輸出一個子塊最多需要65個時鐘(所有量化系數都不為零時)。由于乒乓掃描操作,掃描模塊處理一個宏塊最多需要390個時鐘。

4 結果分析與仿真綜合結果

1)結果分析

1996年我國開始啟動超級稻研究。近20年來，我國水稻單產有了大幅度提高。雙季超級稻總產優勢明顯高于一季超級稻，雙季超級稻開始進入了推廣階段。隨后，袁隆平開始大膽設想“種三產四”的雜交水稻工程，即用“3畝（1畝≈667 m2）地生產出4畝地的糧食”[2]。在南方地區大力推廣雙季超級稻種植，大幅度提高單產，滿足了我國日益增長的糧食需求。

文獻[4]和[5]在反變換模塊的設計上都采用傳統的行列分解法。在轉置操作的實現上,文獻[4]采用64個寄存器實現,文獻[5]采用 RAM 實現,兩種設計反變換所需時間分別為24和40個時鐘。

本設計中,設計了RAM行列存儲器存儲變換和反變換的中間結果并在在8個時鐘內實現了轉置,將變換、量化、反量化、反變換合成到同一流水線。變換和反變換都僅需14個時鐘,一個子塊完成變換、量化、反量化和反變換只需30個時鐘,大大減少了幀內預測時編碼環路所用時間,給幀內預測預留了充足的時鐘。同時,系統根據掃描模塊輸入和緩存的狀態,發送數據請求信號,根據輸出緩存狀態,進行掃描。而掃描模塊掃描子塊最少需要32個時鐘,輸出子塊(run,level)最多需要65個時鐘。因此,系統處理一個宏塊的時間取決于掃描模塊,最高為390個時鐘(所有量化系數不為零時),滿足編碼要求。

2)仿真綜合結果

本設計使用Verilog HDL硬件描述語言進行實現。Modelsim 6.2i進行仿真,并采用 Xilinx-ISE10.103綜合工具,選擇XC5VFX100t-1FF1136器件。綜合占用資源如表1所示,綜合布局布線后的結果表明該結構最高工作頻率高于150MH z。

表1 硬件綜合結果

利用ChipScope下載驗證,與AVS參考軟件RM 52G生成的測試向量進行對比,下載驗證結果正確,該結構完全滿足高清編碼需要。

下載驗證結果表明,該結構可以滿足AVS實時高清編碼需要。

[1] Iain E.G.Richardson著,歐陽合,韓軍譯.H.264和MPEG-4視頻壓縮[M].長沙:國防科技大學出版社,2004

[2] 中國音視頻標準工作組.信息技術先進音視頻編碼第二部分:視頻(Information technology-Advance coding of audio and video-part2:video(報批稿),2005

[3] Sheng Bin,Gao W en,W u Di.A n Im plem ented VLSI A rchitectu re of Inverse Quantizer for AVS HDTV V ideo Decoder[C].The 6th IEEE International Conference On ASIC(ASICON),Oct 24-27,2005(1):306-309

[4] 趙策,劉佩林.AVS游程解碼、反掃描、反量化和反變換優化設計[J].哈爾濱:信息技術,2007(2):54-57

[5] 黃友文,陳詠恩.AVS反掃描、反量化和反變換的一種優化設計[J].北京:計算機工程與應用,2008,44(19):93-95

Hardware Design and Implem entation of Transform Quantization and Scan in AVSCoding

HUANG Xue-chao,ZHANGWei-ning

(Co llegeo f In formation Science and Engineer ing,Shan Dong University,Jinan 250100,China)

A hardware architecture of transform,quantization,inverse quantization,inverse transform and scan for AVS real-time HD video coding is p roposed.The design operates on macroblock leveland p rovides high parallelization,in w hich ping-pong technique and pipelining technique are used.According to the specialty of transform and inverse transform,a row-line RAM m emorizer which can realize fast parallel transpose is designed.A parallel scan method using RAM and its hardware architectureare proposed to provide high data throughput.The FPGA verification show s that the design supports 1080i 30Hz real-time HD video coding.

AVS;real-time high definition video coding;row-line RAM memorizer;parallel scan

TN 919.81

A

1008-0686(2011)02-0034-04

2010-08-08;

2010-11-08

黃學超(1985-),男,碩士研究生,研究方向為數字視頻處理,E-mail:hxc.421@126.com

張衛寧(1953-),女,教授,主要從事數字信號處理與分析,嵌入式應用系統設計技術等研究工作,E-mail:zw ning@sdu.edu.cn