基于 FPGA的 sinc插值算法的研究和實現

何 斌,張志敏

(1.中國科學院電子學研究所,北京 100190;2.中國科學院研究生院,北京 100039)

1.Instituteof Electronics of Chinese Academy of Sciences,Beijing 100190,China;

2.Graduate University of Chinese Academy of Sciences,Beijing 100039,China

傳統的多帶寬合成孔徑雷達(Synthetic Aperture Radar,SAR)系統的數據預處理模塊通常存在模擬接收機濾波器組設計復雜和多種采樣時鐘同步困難等缺點。針對這些缺點,最容易想到的數字解決方案是采用 1個高采樣頻率時鐘,使其為各輸入信號采樣時鐘的整數倍,這樣獲取高數據率信號后,通過整數倍降采樣即可獲得系統要求的各種數據率信號,如圖 1(a)所示。該方案中雖然僅有 1個采樣時鐘,但也帶來了新的問題,即采樣率過高。以200 MHz,300 MHz,400MHz和 500 MHz帶寬的線性調頻信號為例,按照 1.2倍的過采樣率[1],各采樣頻率分別為 240 MHz,360 MHz,480 MHz和 600MHz,則 ADC的采樣率要取它們的公倍數,至少要達到7 200 MHz,這會給器件選擇和電路實現都帶來很大困難[2-3],并且對數字濾波器的處理速度要求也非常高。

針對上述問題,本文提出一種新的多帶寬 SAR系統數字處理方案,如圖 1(b)所示。該方案采用各帶寬信號采樣頻率中的最高的一個作為系統采樣時鐘,如上例中取 600 MHz,通過插值的方法產生其它各采樣頻率的信號的同時,還直接實現了數據的降采樣,節約了硬件資源。該方案僅采用了 1個模擬接收機濾波器和1個采樣時鐘,并且采樣時鐘頻率也不比傳統方法高,同時也解決了傳統方案中存在的多種采樣時鐘同步困難等問題。方案中的插值運算會對數據實時處理提出較高要求,通常情況下,一個 8點的加權 sinc函數插值比較適合 SAR數據處理[1,3]。

圖 1 多帶寬SAR系統數據預處理解決方案框圖

1 Sinc插值原理

設有函數 f(x),采樣定理表明,在滿足以下兩個條件時,就可以從 f(x)的等間隔離散樣本中無失真的重建原始信號：

(1)信號是帶限的,即信號的最高頻率有界;

(2)采樣頻率滿足奈奎斯特采樣率。實信號的采樣率必須大于信號最高頻率的兩倍,復信號的采樣率必須大于信號的帶寬。

當滿足以上條件時,在基帶信號下,其重建方程為：

上式可以看成是 fd(i)與 sinc(i)的卷積,其卷積核為

fd(i)是 f(x)在 x=i時的采樣值。

式(1)可以理解為所有輸入樣本的加權疊加,由此式就可以計算出任意點處 f(x)函數值。為精確計算某一點上的 f(x)需要覆蓋無限多個點。實際上這是無法做到的,而且使用大量數據點會使插值非常耗時,但精度提高的卻很小[4]。計算表明,核值隨著與x的間隔增大而降低,這意味著可以在不過度損失精度的同時對卷積核進行截斷。在現有的計算資源下,一個 8點的加權 sinc函數比較適合數據處理[3]。

當使用截斷后的 sinc函數對存在陡峭邊緣的函數進行插值時,會出現一種稱為 Gibbs效應的振鈴現象。為減小這種影響,應對插值核進行加窗銳化,通常加 Kaiser窗的處理效果比較理想,如圖 2。對于加窗后的插值核,需要進行歸一化處理,使其增益單位化,否則采樣點上的權值和不再等于 1,并且不同插值點之間會出現較大誤差。

圖 2 加 Kaiser窗前后 sinc函數頻譜比較

用 FPGA實現 sinc插值算法時,為提高計算效率,可以將升采樣后的插值核存儲在表格中,使用查找表實現sinc插值因子的選擇[5],這樣就無需對每個插值點計算sinc函數、窗系數和歸一化因子,而只需使用最接近移動位置處的表格系數,從而大大減小了硬件資源開銷。為減小誤差,表格系數通常量化為 16位有符號數[6]。圖3給出了計算插值核表格的示意圖。

圖3 插值核表格計算示意圖

插值核表格計算時采用 8點的 sinc函數,量化位移為采樣點的 1/16,則表格系數共有 16行,每行8個系數。圖 3中,實線以 0為中心,虛線以 11/16為中心,分別計算 -3～+4數據點處的權值,即得平移零個采樣點(第 1行)和平移 11/16個采樣點(第 12行)的表格系數。

2 sinc插值算法的 FPGA實現

sinc插值算法實現的流程圖如圖 4。實時的處理 SAR數據時,根據 SAR信號產生的特點,必需先將距離向數據緩存到 FPGA內部的 BlockRAM中,以便后續的插值處理。

圖 4 sinc插值算法實現流程

當FPGA進入復位狀態后,便開始檢測數據有效標志信號。一旦數據有效標志信號為高電平,就將數據緩存到 FPGA內部的BlockRAM中,并根據帶寬控制字選擇步進因子。BlockRAM緩存深度由 FPGA的處理能力和實際需要決定,本文中的BlockRAM數據緩存深度為 16384[7-8].由于步進因子值大于 1,且待插值點由步進因子累加得到,為保證輸出數據的連續性和節約硬件資源,插值操作必需等 SAR數據緩存到一定數量時才能開始進行。等待深度設置的原則是SAR數據必需在計算最后一個插值點前完成緩存操作,本文中選擇等待深度為BlockRAM數據緩存深度的 2/3大小。

為減小插值誤差,選擇合適的插值表系數非常重要,其選擇原則如下：用待插值點的小數部分乘以16,然后將得到的數值四舍五入即可得到所要選擇的插值表系數的行數和對應行中的系數。

采用 8點的 sinc函數進行插值運算時,根據待插值點的位置,按照時鐘節拍選擇所需的 8個數據,其選取原則是以待插值點的整數部分為中心,選擇其前三個點和其后四個點。但開始的幾個待插值點,有可能取不到其前面全部的三個點,此時將取不到的數據點全部置零,如圖 5;最后幾個待插值點有可能取不到其后全部的四個點,此時也要將取不到的數據點全部置零,如圖 6。

圖 5 開始點插值數據的選擇

圖 6 結束點插值數據的選擇

完成乘法運算后,要對數據進行位擴展和補碼變換。因為用補碼進行加減運算時,符號位直接參與運算,否則運算時必需判斷符號位,這就使整個電路邏輯設計復雜化,也必然增加硬件資源開銷,影響計算效率。然后對補碼變換后的數據進行三級流水線加法運算[9],最后將累加結果進行補碼反變換即可得出插值中間結果。由于進行了位擴展,累加結果并不是實際的插值結果,只能取其中的某些位作為實際數據輸出。通常把累加結果的最高位作為輸出數據的符號位,取其后面的第 16到 22位作為輸出數據的低 7位,舍棄其余數據位。圖 7是對 20 MHz正弦信號sinc插值降采樣后的仿真結果,其綜合工具為 ISE9.2,目標器件為 Xilinx公司 Virtex-5系列的 XC5VSX50tff1136-1,仿真平臺為 Modelsim SE 6.5。

圖 7 20MHz正弦信號sinc插值后的仿真結果

仿真結果表明,插值降采樣后的信號仍是比較完美的正弦信號。

3 實驗與結果

本節對所設計的模塊在板卡上進行了實驗。其中,ADC的采樣信號是頻率為 20 MHz的正弦信號,采樣時鐘頻率為 600 MHz;它們均由 Agilent 4 000 MHz脈沖發生器產生;采樣長度為 8比特,采樣點數為 16 384[7-8],ADC輸出到 FPGA芯片的數據速率為 300 MHz.試驗調試方案如圖8所示。

啟動 FPGA,讓各模塊正常工作,并用 Xilinx公司的 ChipScope Pro Analyzer軟件對從 RAM緩存 2輸出的數據進行分析,實驗結果如圖 9所示。

圖 9表明,高速數據經過文中所設計的模塊處理后,其輸出仍然為比較完美的正弦信號。

圖 8 實驗調試方案

圖 9 實驗結果

4 結論

長時間的測試表明,當 ADC的采樣信號頻率在

20 MHz至 500 MHz變化時,系統均可以穩定可靠的工作,這就表明了文中所設計方案的可靠性與優越性,為合成孔徑雷達系統距離向數據預處理模塊設計提供了一種可行的方案。同時,在不嚴重影響成像質量的前提下,本設計方案還可以應用于方位向數據的處理中。

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