一種適用于高速CMOS圖像傳感器中的采樣保持電路設計

蔡坤明，丁扣寶，羅 豪，韓 雁

(浙江大學微電子與光電子研究所，杭州310027)

積分器陣列作為CMOS圖像傳感器的核心模塊，主要完成模數轉換之前的信號處理功能。積分器陣列由多通道積分器、采樣保持電路、時序控制電路和降噪聲機制［1］組成。其中的采樣保持電路主要對多通道積分器產生的電壓信號進行采樣和輸出，其性能高低直接決定了整個系統性能的好壞。隨著CMOS圖像傳感器在醫療成像、安全檢測和軍事偵查等領域的廣泛應用，對積分器陣列的性能提出了更高的要求。特別在當今數字信號處理技術不斷發展，軍事偵查應用不斷出現的背景下，出現了對高速高精度積分器陣列的需求，這些都給陣列積分器電路的設計帶來了新的挑戰［2］。

采樣保持電路作為高速高精度陣列積分器電路中最重要的模塊之一，它的設計卻是困難的，特別是開關這一基本單元的設計。小尺寸的開關帶來大的導通電阻和非線性;大尺寸的開關則帶來大的寄生電容，影響電路的工作速度。除此之外，在高頻輸入下，由于開關寄生電容的影響會使開關輸入與輸出發生信號饋通現象。不理想的關斷特性帶來了保持的誤差，同時襯底偏壓效應所帶來的閾值電壓變化也使電路的線性度下降。

已有的關于采樣保持電路的研究主要集中在提高采樣開關的性能，主要的技術有自舉開關的設計、襯底同步采樣設計等等［3－4］。但現有的技術并不能很好的解決寄生電容引入的信號饋通和襯底偏壓效應引起的閾值電壓變化等問題。

為解決以上兩個問題，本文提出了一種關斷特性良好的高速高精度采樣保持電路的設計方法。設計了一種可以抑制襯底偏壓效應的T型結構開關用于保持階段的反饋路徑中。基于SMIC(中芯國際)0.13 μm標準CMOS工藝設計了一個高速高精度采樣保持電路。Spectre仿真結果表明，本采樣保持電路具有很好的線性度和信噪失真比，能滿足高性能CMOS圖像傳感器對采樣保持電路的要求。

1 采樣保持電路的設計

1.1 電路拓撲結構

采樣保持電路主要有兩種拓撲結構:電荷重分配型和電容翻轉型［5］。電荷重分配型可以處理較大的輸入共模變化，但其反饋系數小、對運放帶寬要求高、占用面積大等缺點使得它的應用一直受限。本文采用電容翻轉型架構，如圖1所示，它在功耗和性能方面具有很多優勢，本文采用后者的架構。它的架構如圖1所示。Φ1，Φ2是兩相不交疊時鐘，Φ1p是與Φ1同步但提前關斷的時鐘信號。當Φ1信號有效時，電路處于采樣狀態，輸入差分信號被采樣到電容C上，Φ1關斷前，Φ1p提前關斷，使得電容C不再有電荷泄放的直流通道，因此不會有來自采樣開關的電荷注入和時鐘饋通到采樣電容。當Φ2信號有效時，電容C發生翻轉，其底極板接到運放的輸出端，電路處于保持狀態，由于電荷守恒，運放的輸出端將保持Φ1相斷開前的電壓值。在兩相不交疊時鐘下，電路完成了采樣保持的功能。

圖1 電容翻轉型采樣保持電路

對于Φ1所對應的采樣開關，在采樣相時，其可以等效為一個阻抗為Ron的電阻。在設計中，開關導通阻抗的非線性在很大程度上影響著開關的線性特性，特別是對無雜散動態范圍的影響［6］。忽略襯偏效應，開關電阻Ron可表示的大小為:

顯然，Ron是一個與輸入信號Vin相關的非線性電阻，這會在輸出信號中引入諧波失真，影響電路的動態特性［7］。因此，對于采樣開關，一般采用自舉開關，其導通電阻與輸入信號無關，因而可以實現更好的動態特性。

通過以上分析可知，輸入采樣開關的設計可以采用具有恒定柵源電壓的自舉開關和利用一相提前關斷的開關來減少電路的非線性、電荷注入和時鐘饋通效應。而對電容翻轉后，電路的保持過程，在傳統的設計中往往只采用普通的CMOS傳輸門作為保持路徑的開關［8］。下面分析采用傳統的設計方法所帶來的問題。

圖1中，Φ2所對應的保持開關若采用CMOS傳輸門來實現，其在高頻下的等效模型可以由圖2來表示。

圖2 CMOS傳輸門寄生電容模型

當傳輸門閉合時，輸入與輸出相連，傳輸門開關中存儲一定的電荷以形成溝道。當開關斷開時，一方面溝道電荷的泄放和時鐘饋通效應將在輸出端疊加一個誤差信號。另一方面，雖然開關斷開，但在高頻輸入信號下，傳輸門的寄生電容Cgs、Cgd、Cds由于串聯相連，形成了交流小信號通道，引入的饋通電荷也影響電路的輸出保持。再考慮襯底偏壓效應，當CMOS傳輸門傳輸高電平時，NMOS管的襯底和源極均為地電位，但隨著電壓的傳輸，輸出電壓不斷抬高，源電位不斷升高，在襯底和源之間就形成了偏置電壓，最大可達VDD。這個襯底偏壓將使NMOS的閾值電壓升高，從而使導通電阻改變，影響電路的線性性能，甚至可能會因閾值損失而直接影響到輸出信號的幅度。

在不考慮襯底偏壓影響時，閾值電壓可表為［9］:

其中，

Φms為多晶硅和襯底的功函數之差的電壓值

Qdep為耗盡層電荷，Cox單位面積的柵氧化層電容。考慮襯底偏壓效應后，閾值電壓為:

襯底與源極的電壓差將影響MOS管的閾值，進而影響電路的線性度。

由上分析可知，在高速高精度的采樣保持電路設計中，對于保持支路，傳統的CMOS傳輸門開關不能解決高頻輸入下電荷饋通效應和閾值電壓變化的影響，從而使電路的線性度下降，信噪比降低。

1.2 保持開關設計

為解決以上兩個問題，重新設計了用于保持支路的開關。如圖3所示。

圖3 保持開關及控制時序

Phi1、Phi2是兩相不交疊時鐘，M1與 M9，M2與M10，M7與 M8分別構成了三個 CMOS傳輸門 T1、T2、T3。其中，T1、T2在同相時鐘信號作用下工作，T3的工作時序與T1、T2相反。M3～M6構成了抑制襯底偏壓效應的結構。

設計的保持開關工作原理如下:

當 Phi1=1、Phi2=0 時，T1、T2閉合，T3關斷，輸入信號通過開關T1、T2傳送至輸出端。設T1與T2的寬長比相同，認為它們的阻值一樣，設為Ron。則2Ron與負載電容C構成了濾波器。在設計中為使開關電路足夠快，濾波器的時間常數必須小于系統要求的工作時間，即:

fu為系統的工作頻率，在本設計中是100 MHz。根據負載的大小，在設計中可以選擇合適的開關寬長比以滿足系統要求。由于采用的是N阱CMOS工藝，PMOS管的襯底偏壓效應最為嚴重。可以通過獨立的N阱，針對PMOS管進行抑制襯偏效應的設計。T1管的工作機理是這樣的:

PMOS管M9是單獨制作在一個N阱里，且該阱不接電源電壓而通過另一NMOS管M3接到開關管T1的輸入端，成為輸入自偏置的工作方式。當輸入信號增大時，M9的襯底偏壓也隨之升高，使襯底電位與輸出電位可以同步變化，保持固定偏壓。反之亦然。同時，由于有M4管，當傳輸門T1截止時，M4導通，將襯底接到電源電壓，不使PMOS管M9襯底浮置，并且可以防止干擾并增加模擬開關的關斷電阻。

當Phi1=0，Phi2=1 時，T1、T2關斷，T3閉合。若無T3，如圖4所示，T1與T2間的柵源、柵漏、源漏寄生電容將使輸入信號饋通到輸出端。特別是在高頻輸入信號下，這種影響更不能忽視。而在本設計中，由于采用了T3管提供了交流小信號到地的通路，輸入饋通信號將通過T3旁路到地，避免了輸入信號耦合到輸出造成的誤差。從而實現了更為精確的保持功能。

圖4 含寄生電容的保持開關模型

1.3 運放的設計

利用增益增強技術［10］，設計的增益增強型套筒式運算放大器如圖5所示。電路由三部分構成:主運放、輔助運放、共模反饋電路。主運放是套筒式架構［8］，可以達到很高的帶寬;輔助運放不需要有大的擺幅，采用折疊共源共柵架構;共模反饋電路用來穩定電路的輸出，由開關電容共模反饋電路和連續時間共模反饋電路組成［11］。

對于精度為12 bit的采樣保持電路來說，要求運放的建立誤差Verror小于LSB/2。其中:

由式2，3 可得，A ＞8 192，即78.26 dB。

運放有限的建立時間也將造成系統建立的誤差。對于輸入信號頻率為100 MHz的采樣保持電路，要求運放在半個時鐘周期內(t=5 ns)建立到所需要的精度。在簡單的單極點階躍響應中，運放的輸出為:

其中，Videal是運放理想的輸出。建立誤差小于LSB/2，有:

圖5 增益增強型套筒式運放及共模反饋電路

根據式(8)，可以求得運放的單位增益帶寬應大于358 MHz。若綜合考慮時鐘饋通、電荷注入、工藝誤差等非理想因素，應適當放寬對指標的要求［12］。因此本文的設計目標是增益大于90 dB，帶寬大于500 MHz。

2 電路仿真與對比

在SMIC(中芯國際)0.13 μm標準CMOS工藝下對采樣保持電路進行了瞬態仿真和FFT變換。表1為增益增強型運放在各個工藝角下仿真的情況。

表1 運放在不同工藝角下的仿真結果

在電源電壓3.3 V，輸入信號頻率20 MHz，采樣時鐘100 MHz時的瞬態仿真波形如圖6所示。圖7為輸入信號頻率為49.85 MHz(奈奎斯特頻率)時進行2 048點FFT分析的頻譜圖。由頻譜圖可知，電路的SINAD 為85.5 dB，SFDR 達到92.87 dB，具有很高的信噪失真比和動態范圍。而功耗僅為32.8 mW。

圖8為采用抑制襯底偏壓效應T型開關與普通CMOS傳輸門開關，在不同輸入信號頻率下，信噪失真比和動態范圍的比較。由比較可知，作為衡量采樣保持電路性能高低的主要動態指標:信噪失真比、無雜散動態范圍，采用本設計的高速高精度采樣保持電路具有更好的性能，完全可以滿足高速高精度應用場合對CMOS圖像傳感器的要求。

圖6 采樣保持電路瞬態仿真

圖7 輸入奈奎斯特頻率時2 048點FFT分析頻譜圖

圖8 不同輸入信號頻率下兩種采保電路的性能比較

3 結論

本文基于SMIC0.13 μm標準CMOS工藝設計了采樣保持電路。通過一種既可以抑制襯底偏壓效應又可以減少高頻輸入下信號饋通的保持開關的設計實現了采樣保持電路更好的線性度和信噪比。仿真結果表明，該高性能采樣保持電路可以用于高精度高速應用的場合的CMOS圖像傳感器的設計中。

［1］田里，姚素英，周津，等.CMOS圖像傳感器的自適應降噪方法研究［J］.傳感技術學報，2008，21(9):1561－1565.

［2］侯舒志，姚素英，周津，等.CMOS圖像傳感器時序控制方法研究與實現［J］.固體電子學研究與進展，2007，27(1):119－122.

［3］Yang W，Dan K，Iuri M，et al.A 3－V 340－mW 14－b 75－Msample/s CMOS ADC with 85－dB SFDR at Nyquist Input［J］.IEEE Journal of Solid-State Circuits，2001，36(12):1931－1936.

［4］Park J B，Yoo S M，Kim S W，et al，A 10－b 150－Msample/s 1.8－V 123－mW CMOS A/D Converter with 400－MHz Input Bandwidth［J］.IEEE Journal of Solid-State circuits，2004，39(8):1335－1340.

［5］Waltari M，Halonen K.A 220－Msample/s CMOS Sample-And-Hold Circuit Using Double-Sampling［J］.Analog Integrated Circuits and Signal Processing，1999，18:21.

［6］Germano Nicollini，Pierangelo Confalonieri，Daniel Senderowicz，et al.A Fully Differential Sample-And-Hold Circuit for High-Speed Applications［J］.IEEE Journal of Solid-State Circuits，1989，24(5):1461－1465.

［7］潘星，王永祿，斐金亮，等.一種高性能采樣/保持電路的設計［J］.微電子學，2008，38(3):442－444.

［8］楊斌，殷秀梅，楊花中，等.一種高速高精度采樣/保持電路［J］.半導體學報，2007，28(10):1642－1644.

［9］Behzad Razavi.Design of Analog CMOS Integrated Circuits［M］.Mc Graw Hill Education，2001，ch2.

［10］Imran Ahmed，David A Johns.A High Bandwidth Power Scalable Sub-Sampling 10－Bit Pipelined ADC with Embedded Sample and Hold［J］.IEEE Journal of Solid-State Circuits，2008，43(7).

［11］S Chatterjee，P Kinget.A 0.5V 1－MSps Track-And-Hold Circuit with 60－dB SNDR［J］.IEEE Journal of Solid-State Circuits，2007;41(4):722－729.

［12］Francesco Centurelli，Pietro Monsurrò，Salvatore Pennisi，et al.Design Solutions for Sample-and-Hold Circuits in CMOS Nanometer Technologies［J］.IEEE Transactions on Circuits and Systems-II:Express briefs，2009，56(6).