基于FPGA的多路正弦波信號發生器專用芯片設計

于國蘋，王桂海，桑圣鋒

(山東科技大學 信息學院，山東 青島 266510)

目前，正弦波信號發生器技術正逐漸成熟，各種直接數字頻率合成器(DDS)集成電路如AD9850等已得到廣泛應用；FPGA方面也已經有相關的DDS設計。但DDS專用芯片還很少見。本文介紹了一種工作頻率為25 MHz、可進行異步串行通信、頻率相位可調的 3路正弦波信號發生器專用芯片的設計方法。

本設計采用OR1200處理器作為主控制器，通過Wishbone總線將 3個 DDS模塊、UART控制器模塊、片內RAM模塊連接到系統中，構建出一個硬件平臺；然后對OR1200進行軟件編程，使UART控制器接收專用芯片外部異步串口傳送的數據，將這些數據進行處理后傳送到DDS模塊相應寄存器，從而產生特定頻率相位的正弦波信號；最后將程序固化到片內RAM中，在FPGA上實現多路正弦波信號發生器專用芯片的設計。

1 理論分析

直接數字頻率合成技術是20世紀60年代末出現的第三代頻率合成技術。該技術從相位概念出發，以Nyquist時域采樣定理為基礎，在時域中進行頻率合成。DDS頻率轉換速度快、頻率分辨率高，并在頻率轉換時可保持相位的連續，因而易于實現多種調制功能。DDS是全數字化技術，其幅度、相位、頻率均可實現程控，并可通過更換波形數據靈活實現任意波形。本設計實現頻率相位可控的正弦波輸出。所用DDS IP軟核原理框圖如圖1所示(未給出時鐘和復位信號)。

圖1中，ftw_i為頻率控制字，phase_i為相位控制字，ampl_o為正弦波信號幅度輸出，phase_o為正弦波信號相位輸出。本設計中頻率控制字的位寬為32位，選用的ROM波形數據為10×10結構，因此相位控制字的位寬為10位，正弦波幅度輸出位寬也為10位。

圖1 DDS發生器原理框圖

圖1中第1個加法器和第1個單位延時電路構成相位累加器。它在時鐘的控制下以步長ftw_i做累加，輸出的N位二進制碼與M位相位控制字phase_i相加作為波形ROM的地址。由于在ROM中存取的是1/4周期的正弦波形數據，因此，根據正弦波不同的象限，由相位控制字的2個最高有效位(MSB)來控制是否對波形ROM地址進行移位或者對幅度輸出進行反相，最終輸出10位的正弦波數字信號。

正弦波的輸出頻率fDDS為：

式中，fS為DDS模塊輸入時鐘頻率。

正弦波的輸出相位φDDS為：

頻率相位值從UART串口輸入，OR1200處理器根據式(1)和式(2)對數據進行處理得出頻率相位控制字，賦給相應DDS模塊的頻率相位寄存器，從而輸出特定頻率相位的正弦波信號[1]。

2 專用芯片硬件設計

2.1 專用芯片總體結構設計

圖2 正弦波信號發生器專用芯片結構框圖

正弦波信號發生器專用芯片的結構框圖如圖2所示。Wishbone總線是整個硬件平臺的系統總線，OR1200處理器的數據BIU(Bus Interface Unit)和指令BIU作為Wishbone總線的主設備，UART控制器、3個DDS模塊以及FPGA片上RAM作為Wishbone總線的從設備，它們通過Wishbone總線連接到系統中。OR1200是整個硬件平臺的主控制器，控制該專用芯片配置數據的讀入與轉換。UART控制器模塊主要實現該專用芯片與外部異步串口的通信，負責讀入配置數據。3個DDS模塊是產生正弦波信號的核心模塊，根據頻率控制字和相位控制字產生特定頻率相位的正弦波信號。FPGA片上RAM作為該專用芯片的片內RAM，系統軟件要固化在 RAM中。OR1200處理器、Wishbone總線、UART控制器模塊及片內RAM模塊的時鐘直接連到外部時鐘源上，3個DDS模塊的時鐘由外部時鐘源通過PLL倍頻得到。本專用芯片為低電平復位。

2.2 OR1200處理器

OpenRISC1200處理器(簡稱 OR1200)是 Opencores組織發布維護的基于GPL并屬于OpenRISC1000序列的一款RISC處理器。OR1200是32位RISC，它具有哈佛結構、5級整數流水線，支持虛擬內存(MMU)，帶有基本的DSP功能，并且外部數據和地址總線接口符合Wishbone標準[2]。

OR1200通用框架由CPU/DSP核心、直接映射的數據 Cache、直接映射的指令 Cache、基于 DTLB的 Hash表的數據MMU和指令MMU、電源管理單元及接口、Tick定時器，調試單元及開發接口、中斷控制器和中斷接口、指令及數據Wishbone主機接口[3]組成。

2.3 片內RAM設計

片內RAM由Altera公司的EDA工具QuartusII中MegaWizard Plug-In Manager…生成。它為單端口RAM，數據總線32位，大小為8 KB。編寫的固化軟件程序編譯鏈接后轉換為hex格式，在RAM初始化時固化到其中。由QuartusII生成的片內RAM模塊不具有Wishbone接口，本設計為其添加了1個Wishbone總線接口。

2.4 DDS模塊

DDS模塊也是Opencores上的開源IP軟核，沒有標準的Wishbone接口模塊，本設計為DDS模塊添加了1個Wishbone總線接口。該DDS模塊主要有兩類配置數據：頻率控制字和相位控制字。給DDS模塊加入2個硬件寄存器DDS_FTW和DDS_PHASE，利用這2個寄存器來控制連接到Wishbone總線接口上的輸出數據是頻率控制字還是相位控制字。

2.5 UART控制器模塊

UART控制器模塊是Opencores上符合工業標準16550A的開源IP核。該IP核的設計采用Wishbone總線接口規范，支持可選擇的32位數據模式和8位數據模式；使用FIFO操作實現，寄存器及所實現的具體功能符合NS16550A標準[4]。在本設計中，UART控制器的波特率默認值為9 600 b/s，UART控制器模塊用于與專用芯片外部UART串口通信，通過URXD引腳接收外部串口數據，通過UTXD向外部串口發送數據。

2.6 Wishbone總線主從設備分配

Wishbone總線仲裁采用Opencores上開源軟核wb_conmax，為 8×16結構，即在該 Wishbone總線模塊中可以使用8個主設備和16個從設備[5]。本系統中，OR1200的指令和數據單元為Wishbone總線的主設備；片內RAM模塊、URAT控制器模塊以及3個DDS模塊為Wishbone總線的從設備。

根據各子模塊在Wishbone總線上的位置和wb_conmax的邏輯實現，相應從設備的地址分配如下：

2.7 頂層模塊設計

本系統頂層模塊例化各子模塊，采用Wishbone總線接口技術將各個子模塊集成在一起，為每個子模塊分配時鐘和復位信號，實現硬件平臺的總體設計。設計中所用 FPGA開發板的時鐘為 50 MHz，OR1200處理器時鐘為 25 MHz，Wishbone總線時鐘為 25 MHz，3個 DDS模塊時鐘為100 MHz。其他模塊的時鐘都為 25 MHz，設計中所用時鐘都是通過FPGA芯片中的PLL分頻及倍頻實現的。正弦波專用芯片的時鐘設為各模塊時鐘的最小值(25 MHz)，3個 DDS模塊的 100 MHz時鐘通過 PLL倍頻實現。各模塊的復位信號由頂層模塊統一分配。

3 專用芯片固化程序設計

圖3 正弦波信號發生器專用芯片固化程序流程

正弦波信號發生器專用芯片的固化程序主要包括UART控制器初始化程序和串口數據處理程序兩部分：UART控制器初始化程序初始化UART控制器中的各個寄存器，使該控制器能夠正常工作。串口數據處理程序采用查詢方式接收串口數據，將接收到的數據賦給相應寄存器變量，根據式(1)和式(2)進行計算，得到3路DDS模塊的頻率控制字和相位控制字，其固化程序流程圖如圖3所示。固化程序首先初始化OR1200處理器的各個寄存器，然后對UART控制器進行初始化，最后循環處理串口數據。

3.1 UART控制器初始化程序

UART控制器中的寄存器都是8位或16位，通過對UART控制器的寄存器賦值來初始化UART控制器。上電復位后UART控制器的初始化工作包括：

(1)清空接收和發送FIFO。

(2)清零接收和發送移位寄存器。

(3)關閉中斷。

(4)設置 Line控制寄存器為 8個數據位、1個停止位、無奇偶校驗的通信模式。

(5)讀取 Line控制寄存器的值，將其最高位置 1，允許Divisor鎖存器存取；通過設置Divisor鎖存器的值設置波特率為9 600 b/s；將LCR賦回原值。

3.2 串口數據處理程序

正弦波信號發生器專用芯片從外部串口接收到的數據分為3類：相位、頻率選擇信號，相位或頻率值，3路正弦波選擇信號。固化程序定義了1個32位的數據寄存器變量和1個8位狀態寄存器變量。串口數據處理程序采用查詢方式接收串口數據，接收到的前4個數據進行相應轉換后賦給數據寄存器變量，第5個數據放入狀態寄存器變量中，作為相位信號、頻率選擇信號和3路正弦波選擇信號。若為相位信號，則將數據寄存器變量中的數據與0x3ff相“與”，然后根據式(2)得到相位控制字；若為頻率信號，則根據式(1)得到頻率控制字。最后根據這個信號將數據寄存器變量中的值送入相應的DDS模塊硬件寄存器中(DDS_FTW和DDS_PHASE)。

在FPGA上實現了一個多路正弦波信號發生器專用芯片的設計。本設計在友晶公司的DE2-70開發板上進行了驗證，使用開發板上3路10位視頻數字信號轉模擬信號的控制芯片ADV7123作為D/A轉換芯片，最后得到3路頻率相位可調的正弦波信號。該正弦波信號發生器專用芯片通過串口控制，而未來的設計中可以擴展數字按鍵控制或者觸摸屏控制，不使用外部主控MCU也可以產生特定頻率相位的正弦波信號。

[1]KUMM M.Direct digital synthesizer IP core.pdf[EB/OL].(2008-12-22).[2009-10-02].http：//www.opencores.org/projects.

[2]徐敏，孫愷，潘峰.開源軟核處理器 OpenRisc的 SOPC設計[M].北京：北京航空航天大學出版社，2008：4-5.

[3]倪繼利，陳曦，李揮.CPU源代碼分析與芯片設計及Linux移植[M].北京：電子工業出版社，2007：64-65.

[4]GORBAN J.UART IP core specification.pdf[EB/OL].(2002-8-11)[2009-10-02].http：//www.opencores.org/projects.

[5]OpenCoresOrganization.Wishbone system-on-chip(SoC)interconnection architecture for portable IP cores.pdf[EB/OL].(2002-09-07)[2009-10-02].http：//www.opencores.org/projects.