高速相機皮秒級可編程延遲單元電路設計*

劉春平,龔向東,黃虹賓,李景鎮

(深圳市微納光子信息技術重點實驗室,深圳518060)

劉春平(副教授),研究方向為智能信號處理和超快脈沖產生及測量等;龔向東(教授),研究方向為高速攝影。

1 概 述

精密時間延遲單元在信號處理、相控陣雷達和電子對抗等場合是一種很關鍵的部件,有時也用作電路的時序控制[1-4]。時間延遲技術分為數字時間延遲和模擬時間延遲。數字時間延遲最常見的是用計數器,通過控制計數器的?？梢院芊奖愕乜刂蒲訒r時長。這種方法的延時分辨率取決于計數頻率,由于電路工藝的制約計數頻率不能做得太高,同時延時精度還受時鐘源抖動的影響。模擬時間延遲通常是讓信號沿導體傳播,通過控制導體的長短來控制時延。如果選擇電信號或光信號,由于傳播速度快,可以獲得很高的延時精度,但電纜或光纖會比較長,延遲單元的體積較大。聲表面波延遲線是另外一種選擇,把電信號轉變為表面聲波信號,沿壓電晶體表面傳播獲得時延。由于聲波傳播較慢,用較短的路徑可以獲得同樣的時延,但聲電轉換增加了成本。這些方法要實現可編程控制只能借助于開關陣列,但體積、重量、抗干擾及信號的完整性等問題不易解決。納秒和亞納秒級高速相機需要可編程時間延遲來保證光源、目標、高壓脈沖源和CCD相機之間精密的同步。本文提出了一種基于EPLD和 ASIC的解決方案?？偟难訒r時長可由EPLD編程控制,延時精度取決于采用模擬技術的ASIC。

2 可編程數字模擬混合延時方案

圖1 數字模擬混合延時控制系統結構框圖

圖1為數字模擬混合延時控制系統結構框圖。其核心是1塊Altera公司的EPLD芯片EPM7256和3塊Maxim公司的8位可編程模擬延遲器件DS1023-25。外圍由單片機(AT89C51)、Flash(29C020)、鍵盤、LCD、鎖存器(74LS373)組成。AT89C51主要實現EPLD和ASIC的參數設置以及系統的控制和顯示功能。EPLD芯片利用計數器產生延遲,延時長度可通過計數器的模來控制,延遲步長為一個時鐘周期,延時精度受時鐘源和觸發器電路抖動的影響。ASIC芯片完成模擬延遲,其延遲精度可達250 ps,延時時長最高可達63.75 ns。將二者結合可產生任何需要的延時時長和250 ps的延時精度。

如果選擇計數器的頻率為50 MHz(計數周期20 ns),該系統產生的延遲時間d可以通過m和n來任意控制,表示為:

其中,m為計數器的模,n為ASIC芯片的設置參數。

3 數字延遲電路及仿真

圖2為數字延遲電路。其中manual_start為輸入脈沖,/reset為復位,clk為時鐘,out1～out4為 4路延時輸出。上升沿采樣電路對輸入脈沖整形,然后通過控制電路對計數時鐘開鎖;延遲單元中的計數器開始計數,直到預先設置的計數周期計滿,輸出預定時延的脈沖。

圖2 數字延遲電路

圖3為數字延遲電路仿真結果。3路輸出對于輸入脈沖分別產生 50 μ s、200 μ s、500 μ s 的延時 。

圖3 數字延遲電路仿真結果

4 模擬延遲電路

數字延遲電路受限于電路的最高工作頻率,一般TTL電路的工作頻率不超過100 MHz。即使是最快的ECL電路,工作頻率通常也限制在1 000 MHz以下(相應的延時步長≥1 ns)。因此,小于ns量級的延時通常需要用模擬方法來實現。我們對Maxim公司推出的8位可編程模擬延遲器件DS1023-25進行了研究。該器件典型延時時間范圍為0～63.75 ns,延時步長為250 ps。圖4為DS1023-25內部的電路結構框圖。圖中可編程模擬延遲線模塊內部的一個延遲單元(tD)可實現250 ps的延時,只要通過編程設置使8/256譯碼電路按需要接通圖4所示的可編程模擬延遲線模塊內部的開關網絡,即可獲得所需的延遲輸出。

圖4 DS1023-25內部電路結構框圖

5 實驗結果及結論

利用AT89C51單片機設計了一個多路延遲控制系統,如圖5所示。該系統可以通過EPLD和ASIC器件產生3路可編程延時輸出,延時分辨率為250 ps。單片機主要用于設置DS1023-25的控制碼字和EPLD計數器的模,LCD可以方便地顯示所設置參數及產生的延時。圖6(a)～ 6(c)分別為2 ns、10 ns、60 ns的延時波形。

圖5 多路延遲控制系統

該系統體積小,成本低,延時分辨率達到ps量級。用于亞納秒高速相機的整體調試中,可產生精密同步所需要的可編程延時,證明了該系統的良好可用性。

圖6 多路延遲控制系統及延遲波形

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