一種新型的位同步電路的設計與硬件實現

尚 海， 周淵平， 莫武中

（①四川大學 電子信息學院，四川 成都 610064；②中山大學 信息科學技術學院，廣東 廣州 510275）

0 引言

隨著數字通信技術的迅速發展,無線接收處理數字化應用已越來越多,對接收部分的功能(如短時突發信號接收)和速度的要求也越來越高。作為無線接收方的重要組成單元,位同步模塊在無線數字傳輸領域里具有十分重要的作用,它直接影響到數字接收機的穩定性和可靠性。在數字通信系統中，同步技術是非常重要的，位同步也是最基本的同步。位同步時鐘信號不僅用于監測輸入碼元信號，確保收發同步，而且在獲取幀同步、群同步及對接收的數字碼元進行各種處理的過程中，也為系統提供了一個基準的同步時鐘。系統能否有效、可靠地工作,在很大程度上取決于是否有良好的同步系統[1-2]。

傳統的同步電路設計方法有插入導頻法和直接法，電路實現和技術過于復雜，而且對系統性能有一定的影響。如插入導頻法可能會因為導頻和信號間的濾波不好而引起互相干擾，或因為信道不理想引起導頻相位的誤差，同時插入導頻法要多消耗一部分不帶信息的功率。因此與直接法比較，在總功率相同條件下實際信噪功率比要小一些。直接法的缺點是會出現相位模糊，且相位誤差要小，分頻器的分頻比要很高[3-4]。本文設計了一種用D觸發器實現的同步電路方案，有效克服了傳統方法中的問題，電路實現方便，輸入主頻低，干擾小，同步結果精確，頻率跟蹤范圍較寬，使用新穎的技術實現加減脈沖，硬件實現后電路穩定，性價比高。

1 同步電路設計原理圖及工作原理

1.1 原理圖

同步電路是用來在系統接收端產生一個頻率和相位與發送端傳輸數碼脈沖序列的頻率和相位一致的脈沖序列,使接收端能夠正確地判決所發的碼元。同步電路對數字通信系統是非常重要的。

本文提出的新型同步電路設計原理圖如圖1所示。

圖1 同步電路設計原理

整個電路設計涉及元器件數量少，實現起來非常方便，電路模塊主要有：由D觸發器1和2組成的時鐘超前/滯后檢測單元，由D觸發器5和6組成的上升/下降沿檢測單元，上升沿同步單元由D觸發器3實現，超前/滯后脈沖合并單元，由D觸發器4組成的時鐘反轉單元，由一個非門和三個與非門組成正反時鐘選擇器單元，D觸發器7完成吞脈沖控制單元，分頻器單元。

1.2 同步電路工作原理分析

如圖1所示，時鐘滯后/超前檢測電路主要完成相位檢測功能。上升沿同步電路用來檢測當時鐘滯后時，輸入時鐘的上升沿；超前/滯后脈沖合并電路和時鐘反轉電路一起完成上升沿的跟蹤，使超前或滯后脈沖在每個上升沿跳變，以便后面準確的進行加減脈沖；正反向時鐘選擇器和吞脈沖電路來實現加脈沖或減脈沖，這也是本方案的新穎之處。上升沿檢測，下降沿檢測電路和吞脈沖控制電路用來產生吞脈沖信號。

INPUT是參考時鐘信號輸入，當分頻器輸出的位同步信號CLK相位滯后參考時鐘信號時，時鐘滯后檢測電路D觸發器1的Q端會輸出一個時鐘滯后脈沖信號a，此時時鐘超前檢測電路輸出時鐘超前脈沖信號b為高電平，信號a再經過上升沿同步電路，檢測出下一個時鐘上升沿，使時鐘滯后脈沖信號a的上升沿與輸入時鐘的上升沿保持同步，然后信號a，信號b經過超前/滯后脈沖合并電路，由于b為高電平，與門1輸出還是信號a，D觸發器4完成時鐘反轉功能，使信號a在每個上升沿反轉，這樣當時鐘反轉信號d經過正反向時鐘選擇器后會在d的每個跳變沿附加一個脈沖，b為高電平時，吞脈沖控制電路輸出吞脈沖信號e也為高電平，這樣信號e和f經過吞脈沖電路后不會減掉脈沖，進而實現加脈沖功能，使分頻器輸出位同步時鐘相位向超前方向變化一個時鐘周期，如果CLK相位還是滯后，則連續加脈沖，直到輸入參考時鐘信號與CLK基本同步，此時電路達到動態平衡，前一個調整周期加脈沖，后一個調整周期減脈沖。滯后情況下有關點波形如圖2所示。

圖2 CLK滯后時各點波形

當分頻器輸出的位同步信號CLK相位超前參考時鐘信號時，時鐘超前檢測電路D觸發器2的Q端會輸出一個時鐘超前脈沖信號b，此時時鐘滯后檢測電路輸出時鐘滯后脈沖信號a為高電平，信號a再經過上升沿同步電路，輸出仍為高電平，直到出現CLK滯后的情況，然后信號a，信號b經過超前/滯后脈沖合并電路，由于a為高電平，與門1輸出還是信號b，D觸發器4完成時鐘反轉功能，使信號b在每個上升沿反轉，此時上升沿下降沿檢測電路檢測到下一個時鐘周期的一個上升沿和下降沿，經過吞脈沖控制電路后，輸出一個吞脈沖信號e，e使進入與門3的高頻時鐘脈沖減去一個脈沖，實現減脈沖功能，使分頻器輸出位同步時鐘相位向滯后方向變化一個時鐘周期，如果CLK相位還是超前，則連續減脈沖，直到輸入參考時鐘信號與CLK基本同步，此時電路達到動態平衡，前一個調整周期加脈沖，后一個調整周期減脈沖。進而實現輸出信號頻率對輸入信號頻率的自動跟蹤。超前情況下有關點波形如圖3所示。

圖3 CLK超前時各點波形

2 性能仿真測試及硬件實現

2.1 仿真參數及環境

頻率選擇1.6 MHz，便于16分頻后參考同步信號頻率值的選取；VCC選擇6 V，根據芯片的額定電壓而定。電路仿真在廣泛應用的電路仿真軟件環境中進行。

仿真結果如圖4和圖5所示，上面的信號波形是參考時鐘輸入，下面的是分頻器輸出位同步信號。由圖4表示開始運行時位同步信號滯后參考時鐘輸入，圖5表示同步建立后動態平衡狀態波形。

圖4 運行初波形

圖5 同步后波形

本文設計方案的優點：

① 電路輸入主頻低，干擾小；

② 電路硬件實現簡s，可以用較少的硬件資源實現，性能非常穩定；

③ 實現加減脈沖功能的技術新穎，可實現半脈沖加減，結果準確。

2.2 硬件設計

元器件選擇方面：應該選擇同系列的芯片，如這里全選擇 74系列芯片，這樣可以避免因芯片間的兼容性，額定電壓等引起的不必要的誤差。本設計采用同系列Philips公司的雙D上升沿觸發器74HC74[5],分頻器74HC393[6],2輸入與非門 74HC00[7],反向器 74HC04[7]和 2輸入與門 74HC08[7]來實現，芯片性能穩定，價格也較低，這樣也使電路測試數據更佳，性價比較高。最后利用 EDA設計工具完成了電路原理圖的繪制和電路PCB板的制作。

2.3 性能測試數據

相位誤差(精度)eθ分析：輸入參考信號相位與由高穩定時鐘輸入振蕩器產生的經過n分頻后的位同步相位脈沖進行比較，根據得到的超前或滯后誤差，加以調整，在一個碼元周期T內相當于（360°相位內）加半個或扣除半個脈沖。由于在一個位同步信號周期內由晶振產生的脈沖個數為n個，因此最大相位調整為

由式(1)可知：與傳統的方法相比，在相同輸入頻率和分頻比的情況下，此電路的相位誤差減小了50%。

硬件模塊測試：分頻器選擇接32分頻比時：當高精度時鐘輸入為24 MHz，輸出位同步信號在0.75 MHz左右調整，跟蹤范圍為22 kHz左右；時鐘輸入為12 MHz時，輸出位同步信號在375 kHz左右調整，跟蹤范圍為12 kHz左右。

分頻器選擇接16分頻比時：當時鐘輸入為24 MHz時，輸出位同步信號會在1.5 MHz左右進行調整，跟蹤范圍為120 kHz左右；當時鐘輸入為8 MHz，輸出位同步信號在500 kHz左右調整，跟蹤范圍為80 kHz左右。

由測試數據可得：當硬件電路分頻器采用32分頻比時，跟蹤范圍在2.8%～3%之間，性能良好。

3 結語

本文提出并論證實現了這種新型的位同步電路設計方案，解決了傳統位同步提取方法中的問題，整個電路設計用同系列數字化芯片硬件實現后，測量結果準確，誤差小，跟蹤范圍比較寬，輸入主頻低，干擾小，電路穩定。由硬件測試結果可知，位同步的精度范圍與晶振時鐘輸入頻率，和選擇分頻器的分頻比都有關系，輸入晶振頻率大，分頻比低，跟蹤范圍較寬，跟蹤精度會相對變小。因而實際應用時，要根據通信系統的具體參數要求進行合理選擇。

[1] Sklar B. 數字通信基礎與應用[M].第2版.北京：電子工業出版社，2002:458-494.

[2] 王海波.新一代移動通信系統中的同步技術研究[J].通信技術，2007,40(10):50-58.

[3] 趙為春,劉丹譜,樂光新. 一種多徑超寬帶系統符號同步方案的實現[J].通信學報,2004,25(12):158-165.

[4] 陳啟興,任國強,吳欽章.基于脈寬調制技術的位同步[J].通信技術，2008,41(09):1-2,5.

[5] Philips Semiconductors.2003.7, 74HC74 DATE SHEET[S].The Netherlands：Philips Semiconductors,2003.

[6] Philips Semiconductors.1990.12, 74HC393 DATE SHEET[S].The Netherlands：Philips Semiconductors,1990.

[7] Philips Semiconductors.2003.1,74HC00,74HC04,74HC08 DATE SHEET[S].The Netherlands：Philips Semiconductors,2003.